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1. (WO2018226280) LIGNES DE MOTS FACTICES CÔTÉ DRAIN SÉPARÉES DANS UN BLOC AFIN DE RÉDUIRE UNE PERTURBATION DE PROGRAMME
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N° de publication : WO/2018/226280 N° de la demande internationale : PCT/US2018/021065
Date de publication : 13.12.2018 Date de dépôt international : 06.03.2018
CIB :
G11C 8/08 (2006.01) ,G11C 16/08 (2006.01) ,G11C 16/10 (2006.01) ,G11C 16/24 (2006.01) ,G11C 16/34 (2006.01) ,H01L 27/115 (2017.01) ,G11C 16/04 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
8
Dispositions pour sélectionner une adresse dans une mémoire numérique
08
Circuits de commande de lignes de mots, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, pour lignes de mots
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
06
Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
08
Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
06
Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
10
Circuits de programmation ou d'entrée de données
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
06
Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
24
Circuits de commande de lignes de bits
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
06
Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
34
Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
105
comprenant des composants à effet de champ
112
Structures de mémoires mortes
115
Mémoires mortes programmables électriquement
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
04
utilisant des transistors à seuil variable, p.ex. FAMOS
Déposants :
SANDISK TECHNOLOGIES LLC [US/US]; 6900 Dallas Parkway, Suite 325 Plano, Texas 75024, US
Inventeurs :
ZHANG, Zhengyi; US
CHIN, Henry; US
DONG, Yingda; US
Mandataire :
MAGEN, Burt; US
Données relatives à la priorité :
15/615,97207.06.2017US
Titre (EN) SEPARATE DRAIN-SIDE DUMMY WORD LINES WITHIN A BLOCK TO REDUCE PROGRAM DISTURB
(FR) LIGNES DE MOTS FACTICES CÔTÉ DRAIN SÉPARÉES DANS UN BLOC AFIN DE RÉDUIRE UNE PERTURBATION DE PROGRAMME
Abrégé :
(EN) Disturbs are reduced during programming and read operations for drain-side memory cells in a string by controlling dummy word line portions separately in selected and unselected sub-blocks. One or more of the dummy word line layers are separated so that they can be driven with different voltages. This allows the channel gradient to be optimized to reduce the likelihood of disturbs. In another aspect, a stack of alternating conductive and dielectric layers is formed in two parts, with lower pillars which comprise select gate transistors, source-side dummy memory cells and data memory cells, below upper pillars which comprise drain-side dummy memory cells and select gate transistors. The upper pillars are relatively narrow to provide a more compact structure. Moreover, the centerline of some upper pillars can be offset from the centerline of corresponding lower pillars to provide room for an isolation region.
(FR) Des perturbations sont réduites pendant les opérations de programmation et de lecture pour des cellules de mémoire côté drain dans une chaîne en commandant des parties de ligne de mots factices séparément dans des sous-blocs sélectionnés et non sélectionnés. Une ou plusieurs des couches de ligne de mots factices sont séparées de sorte qu'elles puissent être excitées par différentes tensions. Ceci permet d'optimiser le gradient de canal afin de réduire la probabilité de perturbations. Selon un autre aspect, un empilement de couches conductrices et diélectriques alternées est formé en deux parties, avec des piliers inférieurs qui comprennent des transistors de grille de sélection, des cellules de mémoire factices côté source et des cellules de mémoire de données, au-dessous de piliers supérieurs qui comprennent des cellules de mémoire factices côté drain et des transistors de grille de sélection. Les piliers supérieurs sont relativement étroits afin de fournir une structure plus compacte. De plus, la ligne centrale de certains piliers supérieurs peut être décalée par rapport à la ligne centrale des piliers inférieurs correspondants afin de fournir une pièce pour une région d'isolation.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)