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1. (WO2018225822) PROCÉDÉ PERMETTANT DE PRODUIRE UN TRANSISTOR À COUCHES MINCES
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N° de publication : WO/2018/225822 N° de la demande internationale : PCT/JP2018/021876
Date de publication : 13.12.2018 Date de dépôt international : 07.06.2018
CIB :
H01L 21/336 (2006.01) ,C23C 14/08 (2006.01) ,C23C 14/34 (2006.01) ,H01L 21/363 (2006.01) ,H01L 29/786 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
C CHIMIE; MÉTALLURGIE
23
REVÊTEMENT DE MATÉRIAUX MÉTALLIQUES; REVÊTEMENT DE MATÉRIAUX AVEC DES MATÉRIAUX MÉTALLIQUES; TRAITEMENT CHIMIQUE DE SURFACE; TRAITEMENT DE DIFFUSION DE MATÉRIAUX MÉTALLIQUES; REVÊTEMENT PAR ÉVAPORATION SOUS VIDE, PAR PULVÉRISATION CATHODIQUE, PAR IMPLANTATION D'IONS OU PAR DÉPÔT CHIMIQUE EN PHASE VAPEUR, EN GÉNÉRAL; MOYENS POUR EMPÊCHER LA CORROSION DES MATÉRIAUX MÉTALLIQUES, L'ENTARTRAGE OU LES INCRUSTATIONS, EN GÉNÉRAL
C
REVÊTEMENT DE MATÉRIAUX MÉTALLIQUES; REVÊTEMENT DE MATÉRIAUX AVEC DES MATÉRIAUX MÉTALLIQUES; TRAITEMENT DE SURFACE DE MATÉRIAUX MÉTALLIQUES PAR DIFFUSION DANS LA SURFACE, PAR CONVERSION CHIMIQUE OU SUBSTITUTION; REVÊTEMENT PAR ÉVAPORATION SOUS VIDE, PAR PULVÉRISATION CATHODIQUE, PAR IMPLANTATION D'IONS OU PAR DÉPÔT CHIMIQUE EN PHASE VAPEUR, EN GÉNÉRAL
14
Revêtement par évaporation sous vide, pulvérisation cathodique ou implantation d'ions du matériau composant le revêtement
06
caractérisé par le matériau de revêtement
08
Oxydes
C CHIMIE; MÉTALLURGIE
23
REVÊTEMENT DE MATÉRIAUX MÉTALLIQUES; REVÊTEMENT DE MATÉRIAUX AVEC DES MATÉRIAUX MÉTALLIQUES; TRAITEMENT CHIMIQUE DE SURFACE; TRAITEMENT DE DIFFUSION DE MATÉRIAUX MÉTALLIQUES; REVÊTEMENT PAR ÉVAPORATION SOUS VIDE, PAR PULVÉRISATION CATHODIQUE, PAR IMPLANTATION D'IONS OU PAR DÉPÔT CHIMIQUE EN PHASE VAPEUR, EN GÉNÉRAL; MOYENS POUR EMPÊCHER LA CORROSION DES MATÉRIAUX MÉTALLIQUES, L'ENTARTRAGE OU LES INCRUSTATIONS, EN GÉNÉRAL
C
REVÊTEMENT DE MATÉRIAUX MÉTALLIQUES; REVÊTEMENT DE MATÉRIAUX AVEC DES MATÉRIAUX MÉTALLIQUES; TRAITEMENT DE SURFACE DE MATÉRIAUX MÉTALLIQUES PAR DIFFUSION DANS LA SURFACE, PAR CONVERSION CHIMIQUE OU SUBSTITUTION; REVÊTEMENT PAR ÉVAPORATION SOUS VIDE, PAR PULVÉRISATION CATHODIQUE, PAR IMPLANTATION D'IONS OU PAR DÉPÔT CHIMIQUE EN PHASE VAPEUR, EN GÉNÉRAL
14
Revêtement par évaporation sous vide, pulvérisation cathodique ou implantation d'ions du matériau composant le revêtement
22
caractérisé par le procédé de revêtement
34
Pulvérisation cathodique
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
34
les dispositifs ayant des corps semi-conducteurs non couverts par H01L21/06, H01L21/16 et H01L21/18156
36
Dépôt de matériaux semi-conducteurs sur un substrat, p.ex. croissance épitaxiale
363
en utilisant un dépôt physique, p.ex. dépôt sous vide, pulvérisation
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
Déposants :
日新電機株式会社 NISSIN ELECTRIC CO., LTD. [JP/JP]; 京都府京都市右京区梅津高畝町47番地 47, Umezu Takase-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158686, JP
Inventeurs :
松尾 大輔 MATSUO, Daisuke; JP
安東 靖典 ANDO, Yasunori; JP
瀬戸口 佳孝 SETOGUCHI, Yoshitaka; JP
岸田 茂明 KISHIDA, Shigeaki; JP
Mandataire :
西村 竜平 NISHIMURA, Ryuhei; JP
Données relatives à la priorité :
2017-11301407.06.2017JP
Titre (EN) METHOD FOR PRODUCING THIN FILM TRANSISTOR
(FR) PROCÉDÉ PERMETTANT DE PRODUIRE UN TRANSISTOR À COUCHES MINCES
(JA) 薄膜トランジスタの製造方法
Abrégé :
(EN) A method for producing a thin film transistor that has a gate electrode, a gate insulating layer, an oxide semiconductor layer, a source electrode and a drain electrode on a substrate. This method for producing a thin film transistor comprises a step for forming the oxide semiconductor layer on the gate insulating layer by sputtering a target with use of a plasma. The step for forming an oxide semiconductor layer comprises: a first film formation step wherein sputtering is carried out by supplying, as the sputtering gas, an argon gas only; and a second film formation step wherein sputtering is carried out by supplying, as the sputtering gas, a mixed gas of an argon gas and an oxygen gas. This method for producing a thin film transistor is configured such that the bias voltage applied to the target is a negative voltage of -1 kV or more.
(FR) La présente invention concerne un procédé permettant de produire un transistor à couches minces qui comporte une électrode de grille, une couche d'isolation de grille, une couche semi-conductrice d'oxyde, une électrode de source et une électrode de drain sur un substrat. Ce procédé permettant de produire un transistor à couches minces comprend une étape consistant à former la couche semi-conductrice d'oxyde sur la couche d'isolation de grille par pulvérisation d'une cible à l'aide d'un plasma. L'étape consistant à former une couche semi-conductrice d'oxyde comprend : une première étape de formation de film au cours de laquelle une pulvérisation est effectuée en fournissant, en tant que gaz de pulvérisation, de l'argon gazeux uniquement ; et une seconde étape de formation de film au cours de laquelle la pulvérisation est effectuée en fournissant, en tant que gaz de pulvérisation, un gaz mixte composé de l'argon gazeux et de l'oxygène gazeux. Ce procédé permettant de produire un transistor à couches minces est configuré de telle sorte que la tension de polarisation appliquée à la cible soit une tension négative égale ou supérieure à -1 kV.
(JA) 基板上に、ゲート電極と、ゲート絶縁層と、酸化物半導体層と、ソース電極と、ドレイン電極とを有する薄膜トランジスタの製造方法であって、プラズマを用いてターゲットをスパッタリングすることにより、前記ゲート絶縁層の上に酸化物半導体層を形成する工程を含み、前記酸化物半導体層を形成する工程は、スパッタリングガスとしてアルゴンガスのみを供給してスパッタリングを行う第1成膜工程と、スパッタリングガスとしてアルゴンガスと酸素ガスの混合ガスを供給してスパッタリングを行う第2成膜工程とを含み、前記ターゲットに印加するバイアス電圧が-1kV以上の負電圧である、薄膜トランジスタの製造方法である。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)