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1. (WO2018224144) COMMANDE DE PHASE D'UNE BOUCLE À PHASE ASSERVIE
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N° de publication : WO/2018/224144 N° de la demande internationale : PCT/EP2017/063861
Date de publication : 13.12.2018 Date de dépôt international : 07.06.2017
CIB :
H03L 7/089 (2006.01) ,H04B 7/06 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
L
COMMANDE AUTOMATIQUE, DÉMARRAGE, SYNCHRONISATION OU STABILISATION DES GÉNÉRATEURS D'OSCILLATIONS OU D'IMPULSIONS ÉLECTRONIQUES
7
Commande automatique de fréquence ou de phase; Synchronisation
06
utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
08
Détails de la boucle verrouillée en phase
085
concernant principalement l'agencement de détection de phase ou de fréquence y compris le filtrage ou l'amplification de son signal de sortie
089
le détecteur de phase ou de fréquence engendrant des impulsions d'augmentation ou de diminution
H ÉLECTRICITÉ
04
TECHNIQUE DE LA COMMUNICATION ÉLECTRIQUE
B
TRANSMISSION
7
Systèmes de transmission radio, c. à d. utilisant un champ de rayonnement
02
Systèmes de diversité
04
utilisant plusieurs antennes indépendantes espacées
06
à la station d'émission
Déposants :
TELEFONAKTIEBOLAGET LM ERICSSON (PUBL) [SE/SE]; . SE-164 83 Stockholm, SE
Inventeurs :
SJÖLAND, Henrik; SE
EK, Staffan; SE
PÅHLSSON, Tony; SE
Mandataire :
ERICSSON; Patent Development Torshamnsgatan 21-23 164 80 STOCKHOLM, SE
Données relatives à la priorité :
Titre (EN) PHASE CONTROL OF PHASE LOCKED LOOP
(FR) COMMANDE DE PHASE D'UNE BOUCLE À PHASE ASSERVIE
Abrégé :
(EN) A phase controllable Phase Locked Loop, PLL (100) for generating an output signal is disclosed. The PLL comprises a phase frequency detector (200) comprising two latches (210, 220). Each latch comprises a clock input (Clk), a reset input (Formula (I)) and an output (Q). The phase frequency detector (200) further comprises adjustable delay units (231, 232, 241,242, 251, 252) placed at either one or a combination of the clock inputs, the reset inputs and the outputs of the two latches. The adjustable delay units are configured to control a phase of the PLL output signal by receiving a second control signal (261) from a control circuitry (260) to adjust their delay times.
(FR) L'invention concerne une boucle à phase asservie (PLL) (100) à asservissement de phase permettant de générer un signal de sortie. La PLL comprend un détecteur de fréquence de phase (200) comprenant deux verrous (210, 220). Chaque verrou comprend une entrée d'horloge (Clk), une entrée de réinitialisation (R) et une sortie (Q). Le détecteur de fréquence de phase (200) comprend en outre des circuits de retard réglables (231, 232, 241, 242, 251, 252) placés au niveau d'un des éléments ou d'une combinaison des éléments suivants parmi les entrées d'horloge, les entrées de réinitialisation et les sorties des deux verrous. Les circuits de retard réglables sont configurés pour commander une phase du signal de sortie de PLL en recevant un second signal de commande (261) à partir d'un circuit de commande (260) afin de régler leur temps de retard.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)