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1. (WO2018220471) DISPOSITIF DE STOCKAGE ET SON PROCÉDÉ DE FONCTIONNEMENT
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N° de publication : WO/2018/220471 N° de la demande internationale : PCT/IB2018/053594
Date de publication : 06.12.2018 Date de dépôt international : 22.05.2018
CIB :
G11C 11/4091 (2006.01) ,G11C 7/06 (2006.01) ,G11C 11/405 (2006.01) ,H01L 21/8242 (2006.01) ,H01L 27/108 (2006.01) ,H01L 29/786 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
40
utilisant des transistors
401
formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
4063
Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture ou la synchronisation
407
pour des cellules de mémoire du type à effet de champ
409
Circuits de lecture-écriture (R-W)
4091
Amplificateurs de lecture ou de lecture/rafraîchissement, ou circuits de lecture associés, p.ex. pour la précharge, la compensation ou l'isolation des lignes de bits couplées
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
06
Amplificateurs de lecture; Circuits associés
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
40
utilisant des transistors
401
formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c. à d. cellules dynamiques
403
avec régénération de la charge commune à plusieurs cellules de mémoire, c. à d. rafraîchissement externe
405
avec trois portes à transfert de charges, p.ex. transistors MOS, par cellule
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
8232
Technologie à effet de champ
8234
Technologie MIS
8239
Structures de mémoires
8242
Structures de mémoires dynamiques à accès aléatoire (DRAM)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
105
comprenant des composants à effet de champ
108
Structures de mémoires dynamiques à accès aléatoire
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
Déposants :
株式会社半導体エネルギー研究所 SEMICONDUCTOR ENERGY LABORATORY CO., LTD. [JP/JP]; 神奈川県厚木市長谷398 398, Hase, Atsugi-shi, Kanagawa 2430036, JP
Inventeurs :
熱海知昭 ATSUMI, Tomoaki; JP
加藤清 KATO, Kiyoshi; JP
Données relatives à la priorité :
2017-10978202.06.2017JP
Titre (EN) STORAGE DEVICE AND METHOD FOR OPERATING SAME
(FR) DISPOSITIF DE STOCKAGE ET SON PROCÉDÉ DE FONCTIONNEMENT
(JA) 記憶装置及びその動作方法
Abrégé :
(EN) Provided is a low-power-consumption storage device. The storage device has first through third transistors, first wiring, second wiring, memory cells, and a capacitive element. The first through third transistors are serially connected. High-power-source voltage is applied to the drain of the first transistor, and low-power-source voltage is applied to the source of the third transistor. The gate of the second transistor is electrically connected to the memory cells via the first wiring. The second wiring is electrically connected to the source of the second transistor and to the capacitive element. A clock signal is applied to the gate of the first transistor, and a reverse clock signal is applied to the gate of the third transistor. The first through third transistors have oxide semiconductors in channel formation regions.
(FR) L'invention concerne un périphérique de stockage à faible consommation d’énergie. Le dispositif de stockage comporte des premier à troisième transistors, un premier câblage, un second câblage, des cellules de mémoire et un élément capacitif. Les premier et troisième transistors sont connectés en série. Une tension de source de puissance élevée est appliquée au drain du premier transistor, et une tension de source de faible puissance est appliquée à la source du troisième transistor. La grille du second transistor est connectée électriquement aux cellules de mémoire par l'intermédiaire du premier câblage. Le second câblage est connecté électriquement à la source du second transistor et à l'élément capacitif. Un signal d'horloge est appliqué à la grille du premier transistor, et un signal d'horloge inverse est appliqué à la grille du troisième transistor. Les premier à troisième transistors comportent des semi-conducteurs d'oxyde dans des régions de formation de canal.
(JA) 要約書 消費電力の小さい記憶装置を提供する。 第1乃至第3のトランジスタと、 第1配線と、 第2配線と、 メモリセルと、 容量素子を有する記憶装 置である。 第1乃至第3トランジスタは直列に接続されている。 第1トランジスタのドレインは高電 源電圧が与えられ、 第3トランジスタのソースは低電源電圧が与えられる。 第2トランジスタのゲー トは第1配線を介してメモリセルに電気的に接続される。 第2配線は、 第2トランジスタのソースお よび容量素子に電気的に接続される。 第1トランジスタのゲートはクロック信号が与えられ、 第3ト ランジスタのゲートは反転クロック信号が与えられる。第1乃至第3トランジスタはチャネル形成領 域に酸化物半導体を有する。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)