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1. (WO2018218725) PANNEAU D'AFFICHAGE
Document

说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080  

权利要求书

1   2   3   4   5   6   7   8   9   10  

附图

0001   0002   0003   0004   0005   0006   0007  

说明书

发明名称 : 显示面板

[0001]
相关申请的交叉引用
[0002]
本申请要求享有2017年5月31日提交的名称为“显示面板”的中国专利申请CN201710398407.8的优先权,该申请的全部内容通过引用并入本文中。

技术领域

[0003]
本发明属于显示技术领域,具体地说,尤其涉及一种显示面板。

背景技术

[0004]
随着信息社会的发展,人们对显示设备的需求得到了增长,因而也推动了液晶面板行业的快速发展。随着面板的产量不断提升,人们对产品的品质及良率也有了更高要求,提升产品质量、降低不良率、节约成本成为面板行业的主题。
[0005]
目前,在TFT LCD(Thin Film Transistor Liquid Crystal Display,薄膜晶体管-液晶显示器)模组结构中,阵列基板主要用于控制每个像素的开关,进而控制画面显示。阵列基板的电路设计主要包括面外走线和面内走线,面内走线设计的主要功能是给像素充放电以及进行电位保持。电位保持主要靠存储电容,一般的存储电容是由透明ITO(Indium tin oxide,氧化铟锡)材料的像素电极和设置于第一金属层的不透光公共电极线构成。考虑像素开口率的问题,所以存储电容无法设计很大。
[0006]
TFT LCD产品都存在电压馈通问题,就是栅极电压开启和关闭的时候,会造成像素充电电压跳变,跳变电压会造成像素电压在正数据信号负半周时不对称,面板会出现闪烁现象,所以模组需要增加闪烁检查及最优电压调整工序。
[0007]
如图1所示为现有技术中一种显示面板上的阵列电路结构示意图,该阵列电路包括交错设置的数据线13和扫描线11,数据线13和扫描线11交错形成多个像素单元,每一像素单元区域内设置有像素电极15和薄膜晶体管12。其中,薄膜晶体管12的栅极连接扫描线11,源极连接数据线13,漏极连接像素电极15。该阵列电路还包括公共电极线14,该公共电极线14与像素电极15位于不同层,两者的重叠区域形成存储电容。在显示面板进行画面显示时,与扫描线11连接 的像素的跳变电压公式表示为:ΔV=(Vgh-Vgl)*Cgs/(Clc+Cgs+Cst+…),其中,Vgh表示栅极开启电压,Vgl表示栅极关闭电压,Cgs表示栅极和源极之间的寄生电容,Clc表示液晶电容,Cst表示存储电容。由该跳变电压公式可知,增加存储电容Cst的电容值,可以降低像素跳变电压ΔV值,进而减少显示面板闪烁现象。
[0008]
由于公共电极线14通常采用不透光金属材料形成,为保证像素单元的开口率,不能将公共电极线14的面积设计的很大。如图2所示,对应图1,现有技术中将公共电极线14设置为细长条形。这样导致公共电极线14与像素电极15重合部分的面积较小,由此形成的存储电容的电容值也较小。
[0009]
图3为图1中标注A-A位置处的剖面结构示意图,公共电极线14设置于基底上(基底未示出)。第一绝缘层16设置于公共电极线14和裸露的基底上。数据线13设置于第一绝缘层16上。钝化层17设置于数据线13和裸露的第一绝缘层16上。像素电极15设置于钝化层17上并通过过孔(图中未示出)与薄膜晶体管12的漏极连接。由图3可知,公共电极线14和像素电极15位于不同层,两者重叠部分可以通过两者之间的介质层(第一绝缘层16和钝化层17)形成存储电容Cst。但由于现有技术中将公共电极线14设置为细长条形,公共电极线14与像素电极15重合部分的面积较小,由此形成的存储电容的电容值也较小。
[0010]
发明内容
[0011]
为解决以上问题,本发明提供了一种显示面板,用以增大公共电极线与像素电极形成的存储电容的电容值。
[0012]
根据本发明的一个实施例,提供了一种显示面板,包括像素电极、公共电极线以及设置于所述像素电极和所述公共电极线之间的介质层,
[0013]
其中,所述公共电极线由透明导电材料制成,所述公共电极线和所述像素电极重叠以形成存储电容。
[0014]
根据本发明的一个实施例,所述公共电极线采用氧化铟锡材料制成。
[0015]
根据本发明的一个实施例,所述公共电极线包括位于所述显示面板上的各像素单元内且与对应像素单元内的像素电极重叠设置的第一部分、及用于连接两相邻像素单元内的所述公共电极线的第一部分的第二部分。
[0016]
根据本发明的一个实施例,一个像素单元内的像素电极与对应所述公共电极线的第一部分的重叠面积占该像素单元内的像素电极面积的百分比为9%-100%。
[0017]
根据本发明的一个实施例,相邻两像素单元内的所述公共电极线的第一部分通过所述公共电极线的第二部分相互连接以构成网状结构的公共电极线。
[0018]
根据本发明的一个实施例,所述公共电极线的第一部分的图案与所述第一部分所属像素单元内的像素电极图案相同。
[0019]
根据本发明的一个实施例,所述介质层包括一层或多层绝缘层。
[0020]
根据本发明的一个实施例,包括:
[0021]
基板;
[0022]
公共电极线,其设置在所述基板上;
[0023]
第一绝缘层,其设置在所述公共电极线上;
[0024]
第一金属层,其设置在所述第一绝缘层上;
[0025]
栅极绝缘层,其设置在所述第一金属层上;
[0026]
半导体层,其设置在所述栅极绝缘层上;
[0027]
第二金属层,设置在所述半导体层上;
[0028]
第二绝缘层,其设置在所述第二金属层上;以及
[0029]
像素电极层,其设置在所述第二绝缘层上,所述像素电极层通过过孔与所述第二金属层连接,
[0030]
其中,所述介质层包括所述第一绝缘层、所述栅极绝缘层和所述第二绝缘层。
[0031]
根据本发明的一个实施例,包括:
[0032]
基板;
[0033]
第一金属层,设置在所述基板上;
[0034]
公共电极线,其与所述第一金属层位于同层;
[0035]
栅极绝缘层,其设置在所述第一金属层和所述公共电极线上;
[0036]
半导体层,其设置在所述栅极绝缘层上;
[0037]
第二金属层,其设置在所述半导体层上;
[0038]
第二绝缘层,其设置在所述第二金属层上;以及
[0039]
像素电极层,其设置在所述第二绝缘层上,所述像素电极层通过过孔与所述第二金属层连接;
[0040]
其中,所述介质层包括所述栅极绝缘层和所述第二绝缘层。
[0041]
根据本发明的一个实施例,包括:
[0042]
基板;
[0043]
第一金属层,其设置在所述基板上;
[0044]
栅极绝缘层,其设置在所述第一金属层上;
[0045]
公共电极线,其设置在所述栅极绝缘层上;
[0046]
第一绝缘层,其设置在所述公共电极线上;
[0047]
半导体层,其设置在所述第一绝缘层上;
[0048]
第二金属层,其设置在所述半导体层上;
[0049]
第二绝缘层,设置在所述第二金属层上;
[0050]
像素电极层,设置在所述第二绝缘层上,所述像素电极层通过过孔与所述第二金属层连接,
[0051]
其中,所述介质层包括所述第一绝缘层和所述第二绝缘层。
[0052]
本发明的有益效果:
[0053]
本发明通过采用透明导电材料制作公共电极线,增大公共电极线与像素电极的重叠面积,进而增大公共电极线和像素电极形成的存储电容的电容值。
[0054]
本发明的其他优点、目标,和特征在某种程度上将在随后的说明书中进行阐述,并且在某种程度上,基于对下文的考察研究对本领域技术人员而言将是显而易见的,或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书,权利要求书,以及附图中所特别指出的结构来实现和获得。

附图说明

[0055]
附图用来提供对本申请的技术方案或现有技术的进一步理解,并且构成说明书的一部分。其中,表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案,但并不构成对本申请技术方案的限制。
[0056]
图1是现有技术中一种显示面板上的阵列电路结构示意图;
[0057]
图2是图1中的公共电极线结构示意图;
[0058]
图3是图1中标注A-A位置处的截面结构示意图;
[0059]
图4是根据本发明的一个实施例的显示面板上的阵列电路结构示意图;
[0060]
图5是图4中的公共电极线结构示意图;
[0061]
图6是图4中标注B-B位置处的截面结构示意图;
[0062]
图7是图4中标注C-C位置处的截面结构示意图。

具体实施方式

[0063]
以下将结合附图及实施例来详细说明本发明的实施方式,借此对本发明如何 应用技术手段来解决技术问题,并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征,在不相冲突前提下可以相互结合,所形成的技术方案均在本发明的保护范围之内。
[0064]
本发明提供了一种显示面板,可以增大像素电极和公共电极线形成的存储电容的电容值,减小电压跳变值。
[0065]
如图4所示为根据本发明的一个实施例的显示面板上的阵列电路结构示意图。以下参考图4来对本发明进行详细说明。
[0066]
如图4所示,该显示面板包括像素电极25、公共电极线24以及设置于像素电极和公共电极线之间的介质层(图4未示出)。公共电极线24由透明导电材料制成,并与像素电极25位于显示面板上的不同层,公共电极线24和像素电极25相对重叠以形成存储电容。由于在本发明中,公共电极线24由透明导电材料制成,其设置面积不影响开口率,因此可以增大公共电极线24的面积,进而增大公共电极线24与像素电极25的重叠面积,从而增大公共电极线24与像素电极25形成的存储电容的容值。
[0067]
在本发明的一个实施例中,该公共电极线24采用氧化铟锡材料制成。透明ITO(Indium tin oxide,氧化铟锡)材料具有导电性能,通常用来形成像素电极25。但是,在本发明中,采用透明ITO材料来形成公共电极线24,而不是现有的技术中通常采用的金属材料,这样既可以保持公共电极线24的导电性,还可以在不影响开口率的条件下增大公共电极线24的面积,进而增大公共电极线24与像素电极25形成的存储电容的容值。当然,也可以采用其他透明导电材料来形成公共电极线24,本发明不限于此。
[0068]
在本发明的一个实施例中,该公共电极线24包括位于显示面板上的各像素单元内、与对应像素单元内的像素电极重叠设置的第一部分241。具体的,如图5所示,公共电极线24包括第一部分241,每一像素单元内均设置有一个第一部分241。该第一部分241与对应像素单元内的像素电极重叠设置,如图5所示,公共电极线24的第一部分241为独立设置的面状结构,在整个显示面板中呈阵列排布。该第一部分241也可设置为网状或其他形状,只要增大其与像素电极25的重叠面积即可,本发明不限于此。
[0069]
在本发明的一个实施例中,一个像素单元内的像素电极与对应第一部分的重叠面积占该像素单元内的像素电极面积的百分比为9%-100%。具体的,如图1所示,在现有技术中,公共电极线14与像素电极15的重合面积占对应像素单 元内像素电极的面积比为9%左右。在本发明中,由于公共电极线24采用透明导电材料制成,在不影响光穿透率的同时,在增大公共电极线24第一部分241的面积时,就可以增大该第一部分241与像素电极25的重叠面积。这样,就可以使得各像素单元内的像素电极与对应第一部分的重叠面积占该像素单元内的像素电极面积的百分比大于9%,甚至达到100%。并且,通过改变各像素单元内的像素电极与对应第一部分的重叠面积,该百分比可设置为9%-100%内的任一值。优选的,一个像素单元内的像素电极与对应第一部分的重叠面积占该像素单元内的像素电极面积的百分比为70%-90%
[0070]
在本发明的一个实施例中,该公共电极线24还包括位于显示面板上、与对应像素单元内的第一部分241连接的第二部分242。具体的,如图5所示,公共电极线24的第一部分241的周围设置有多个第二部分242,该多个第二部分242用于连接相邻像素单元内第一部分241周围的第二部分242,进而将公共电极线24的各个第一部分241连接成为一个整体。这样,有利于向公共电极线24的各个第一部分241提供公共电压。
[0071]
优选地,相邻像素单元内的公共电极线的第一部分通过各自的第二部分相互连接以构成网状结构的公共电极线。具体的,如图5所示,一个像素单元内的一个第一部分241通过各自四周的四个第二部分242相互连接构成网状的公共电极线24,这样有利于显示面板上的公共电极线各处保持同一电位。该网状的公共电极线的一端通过显示区域外的过孔与外部电路连接,以让公共电压输入至面内的公共电极线上。
[0072]
在本发明的一个实施例中,公共电极线24的第一部分241的图案与第一部分所属像素单元内的像素电极图案相同,两者重叠部分形成存储电容。具体的,如图4和图5所示,在一个像素单元内,公共电极线24的第一部分241的图案与像素电极25的图案相同。这样,不但使得一个像素单元内的像素电极与对应第一部分的重叠面积占该像素单元内的像素电极面积的百分比达到100%,使得两者形成的存储电容的电容值达到最大,而且不必设置多余的第一部分241。
[0073]
在本发明的一个实施例中,像素单元包括设置在基板上的第一金属层(栅线和薄膜晶体管中的栅极)、设置在第一金属层上的栅极绝缘层、设置在栅极绝缘层上的半导体层、设置在半导体层上的第二金属层(数据线和薄膜晶体管中的源漏极)、设置在第二金属层上的第二绝缘层、以及设置在第二绝缘层上的像素电 极层。
[0074]
图6所示为图4中标注B-B位置处的截面结构示意图,在本实施例中,公共电极线24上设置有第一绝缘层26,第一金属层(图6中未示出)设置在第一绝缘层26上,第一金属层上设置有栅极绝缘层27,栅极绝缘层27上设有半导体层(图6中未示出),半导体层上设置有第二金属层(包括图6中示出的数据线23),第二金属层上设置有第二绝缘层28,第二绝缘层28上设置有像素电极25,像素电极25通过第二绝缘层28上开设的过孔(图6中未示出)与薄膜晶体管中的源漏极(图6中未示出)连接。
[0075]
在本实施例中,公共电极线24位于第一金属层靠近基板的一侧,且公共电极线24与像素电极25之间的介质层包括第一绝缘层26、栅极绝缘层27和第二绝缘层28三层结构。
[0076]
图7所示为图4中标注C-C位置处的截面结构示意图,在公共电极线24上设置有第一绝缘层26。在第一绝缘层26上设置有第一金属层,第一金属层包括栅线21和开关元件的栅极。在栅线21和裸露的第一绝缘层26上设置有栅极绝缘层27。在该位置处,第二绝缘层28直接设置在栅极绝缘层27上。在第二绝缘层28上设置有像素电极25。
[0077]
在本实施例中,由于公共电极线24设置在最底层,所以通常将公共电极线24设置的基底上。有时,也可在公共电极线24和基底之间设置一层缓冲层,用于防止基底上的杂质影响公共电极线24的性能。
[0078]
可以理解的是,公共电极线24的具体位置不受本实施例的限制,只要能使公共电极线24与像素电极25重叠且两者之间通过绝缘介质层形成存储电容即可。比如,公共电极线24可在完成第一金属层图案化处理后通过增加一次光罩制程形成,且图案化处理后的公共电极线24与第一金属层位于同一层;此外,也可以将公共电极线24设置于栅极绝缘层上,再在公共电极线上增设绝缘层,这里不再一一列举。
[0079]
对应的,介质层的具体结构将根据公共电极线24的具体设置位置而变化,介质层可为单层或多层绝缘层结构,在此不作具体限定。
[0080]
虽然本发明所公开的实施方式如上,但所述的内容只是为了便于理解本发明而采用的实施方式,并非用以限定本发明。任何本发明所属技术领域内的技术人员,在不脱离本发明所公开的精神和范围的前提下,可以在实施的形式上及细节 上作任何的修改与变化,但本发明的专利保护范围,仍须以所附的权利要求书所界定的范围为准。

权利要求书

[权利要求 1]
一种显示面板,包括像素电极、公共电极线以及设置于所述像素电极和所述公共电极线之间的介质层, 其中,所述公共电极线由透明导电材料制成,所述公共电极线和所述像素电极重叠以形成存储电容。
[权利要求 2]
根据权利要求1所述的显示面板,其中,所述公共电极线采用氧化铟锡材料制成。
[权利要求 3]
根据权利要求1所述的显示面板,其中,所述公共电极线包括位于所述显示面板上的各像素单元内且与对应像素单元内的像素电极重叠设置的第一部分、及用于连接两相邻像素单元内的所述公共电极线的第一部分的第二部分。
[权利要求 4]
根据权利要求3所述的显示面板,其中,一个像素单元内的像素电极与对应所述公共电极线的第一部分的重叠面积占该像素单元内的像素电极面积的百分比为9%-100%。
[权利要求 5]
根据权利要求3所述的显示面板,其中,相邻两像素单元内的所述公共电极线的第一部分通过所述公共电极线的第二部分相互连接以构成网状结构的公共电极线。
[权利要求 6]
根据权利要求3所述的显示面板,其中,所述公共电极线的第一部分的图案与所述第一部分所属像素单元内的像素电极图案相同。
[权利要求 7]
根据权利要求1所述的显示面板,其中,所述介质层包括一层或多层绝缘层。
[权利要求 8]
根据权利要求1所述的显示面板,其中,包括: 基板; 公共电极线,其设置在所述基板上; 第一绝缘层,其设置在所述公共电极线上; 第一金属层,其设置在所述第一绝缘层上; 栅极绝缘层,其设置在所述第一金属层上; 半导体层,其设置在所述栅极绝缘层上; 第二金属层,设置在所述半导体层上; 第二绝缘层,其设置在所述第二金属层上;以及 像素电极层,其设置在所述第二绝缘层上,所述像素电极层通过过孔与所述第二金属层连接, 其中,所述介质层包括所述第一绝缘层、所述栅极绝缘层和所述第二绝缘层。
[权利要求 9]
根据权利要求1所述的显示面板,其中,包括: 基板; 第一金属层,设置在所述基板上; 公共电极线,其与所述第一金属层位于同层; 栅极绝缘层,其设置在所述第一金属层和所述公共电极线上; 半导体层,其设置在所述栅极绝缘层上; 第二金属层,其设置在所述半导体层上; 第二绝缘层,其设置在所述第二金属层上;以及 像素电极层,其设置在所述第二绝缘层上,所述像素电极层通过过孔与所述第二金属层连接; 其中,所述介质层包括所述栅极绝缘层和所述第二绝缘层。
[权利要求 10]
根据权利要求1所述的显示面板,其中,包括: 基板; 第一金属层,其设置在所述基板上; 栅极绝缘层,其设置在所述第一金属层上; 公共电极线,其设置在所述栅极绝缘层上; 第一绝缘层,其设置在所述公共电极线上; 半导体层,其设置在所述第一绝缘层上; 第二金属层,其设置在所述半导体层上; 第二绝缘层,设置在所述第二金属层上; 像素电极层,设置在所述第二绝缘层上,所述像素电极层通过过孔与所述第二金属层连接, 其中,所述介质层包括所述第一绝缘层和所述第二绝缘层。

附图

[ 图 0001]  
[ 图 0002]  
[ 图 0003]  
[ 图 0004]  
[ 图 0005]  
[ 图 0006]  
[ 图 0007]