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1. (WO2018201520) CIRCUIT DE REGISTRES À DÉCALAGE, SON PROCÉDÉ DE GÉNÉRATION DE FORME D'ONDE, ET PANNEAU D'AFFICHAGE APPLIQUANT CE CIRCUIT
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N° de publication : WO/2018/201520 N° de la demande internationale : PCT/CN2017/084675
Date de publication : 08.11.2018 Date de dépôt international : 17.05.2017
CIB :
G09G 3/36 (2006.01)
G PHYSIQUE
09
ENSEIGNEMENT; CRYPTOGRAPHIE; PRÉSENTATION; PUBLICITÉ; SCEAUX
G
DISPOSITIONS OU CIRCUITS POUR LA COMMANDE DE L'AFFICHAGE UTILISANT DES MOYENS STATIQUES POUR PRÉSENTER UNE INFORMATION VARIABLE
3
Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques
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pour la présentation d'un ensemble de plusieurs caractères, p.ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
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en commandant la lumière provenant d'une source indépendante
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utilisant des cristaux liquides
Déposants :
惠科股份有限公司 HKC CORPORATION LIMITED [CN/CN]; 中国广东省深圳市 宝安区石岩街道水田村民营工业园惠科工业园 Huike Industrial Park, Minying Industrial Park, Shuitian Country Shiyan, Bao'an District Shenzhen, Guangdong 518000, CN
重庆惠科金渝光电科技有限公司 CHONGQING HKC OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; 中国重庆市 巴南区界石镇石桂大道16号3幢4-1 No.4-1, Building 3, No.16 Shigui Road, Jieshi Town, Ba'nan District Chongqing 401320, CN
Inventeurs :
陈猷仁 CHEN, Yu-Jen; CN
Mandataire :
北京汇泽知识产权代理有限公司 BEIJING HUIZE INTELLECTUAL PROPERTY LAW LLC; 中国北京市 海淀区知春路6号锦秋国际大厦A座18层张瑾 Zhang, Jin A18, Horizon International Tower No.6 Zhichun Road, Haidian District Beijing 100088, CN
Données relatives à la priorité :
201710312557.205.05.2017CN
Titre (EN) SHIFT REGISTER CIRCUIT, WAVEFORM GENERATING METHOD THEREOF AND DISPLAY PANEL APPLYING SAME
(FR) CIRCUIT DE REGISTRES À DÉCALAGE, SON PROCÉDÉ DE GÉNÉRATION DE FORME D'ONDE, ET PANNEAU D'AFFICHAGE APPLIQUANT CE CIRCUIT
(ZH) 移位暂存电路及其波形产生方法与其应用的显示面板
Abrégé :
(EN) The invention provides a shift register circuit, a waveform generating method thereof and a display panel applying the same. The shift register circuit comprises a plurality of stages of shift registers (300). Each shift register (300) comprises the components of a first switch (T10), a second switch (T20), a third switch (T30), a fourth switch (T40), and a compensating circuit (500). A control end (101a) of the first switch (T10) is electrically coupled with a first node (P1 (n)), a first end (101b) of the first switch (T10) is electrically coupled with a frequency signal (CK), and a second end (101c) of the first switch (T10) is electrically coupled with an output pulse signal (Gn). A control end (201a) of the second switch (T20) is electrically coupled with an input pulse signal (ST), a first end (201b) of the second switch (T20) is electrically coupled with the input pulse signal (ST), and the second end (201c) of the second switch (T20) is electrically coupled with the first node (P1 (n)). A control end (301a) of the third switch (T30) is electrically coupled with a second node (P2 (n)), a first end (301b) of the third switch (T30) is electrically coupled with an output pulse signal (Gn), and a second end of the third switch (T30) is electrically coupled with a low preset level (Vss). A control end (401a) of the fourth switch (T40) is electrically coupled with the second node (P2 (n)), a first end (401b) of the fourth switch (T40) is electrically coupled with the first node (P1 (n)), and a second end (401c) of the fourth switch (T40) is electrically coupled with the low preset level (Vss). The compensating circuit (500) comprises a fifth switch (T50) , wherein the control end (501a) of the fifth switch (T50) is electrically coupled with the output pulse signal (Gn), a first end (501b) of the fifth switch (T50) is electrically coupled with the output pulse signal (Gn), and a second end (501c) of the fifth switch (T50) is electrically coupled with the low preset level (Vss).
(FR) L'invention concerne un circuit de registres à décalage, son procédé de génération de forme d'onde, et un panneau d'affichage appliquant ce circuit. Le circuit de registres à décalage comprend une pluralité d'étages de registres à décalage (300). Chaque registre à décalage (300) comporte un premier commutateur (T10), un deuxième commutateur (T20), un troisième commutateur (T30), un quatrième commutateur (T40) et un circuit de compensation (500). Une extrémité de commande (101a) du premier commutateur (T10) est couplée électriquement à un premier nœud (P1(n)), une première extrémité (101b) du premier commutateur (T10) est couplée électriquement à un signal de fréquence (CK), et une seconde extrémité (101c) du premier commutateur (T10) est couplée électriquement à un signal d'impulsion de sortie (Gn). Une extrémité de commande (201a) du deuxième commutateur (T20) est couplée électriquement à un signal d'impulsion d'entrée (ST), une première extrémité (201b) du deuxième commutateur (T20) est couplée électriquement au signal d'impulsion d'entrée (ST), et la seconde extrémité (201c) du deuxième commutateur (T20) est couplée électriquement au premier nœud (P1(n)). Une extrémité de commande (301a) du troisième commutateur (T30) est couplée électriquement à un second nœud (P2(n)), une première extrémité (301b) du troisième commutateur (T30) est couplée électriquement à un signal d'impulsion de sortie (Gn), et une seconde extrémité du troisième commutateur (T30) est couplée électriquement à un faible niveau prédéfini (Vss). Une extrémité de commande (401a) du quatrième commutateur (T40) est couplée électriquement au second nœud (P2(n)), une première extrémité (401b) du quatrième commutateur (T40) est couplée électriquement au premier nœud (P1(n)), et une seconde extrémité (401c) du quatrième commutateur (T40) est couplée électriquement au faible niveau prédéfini (Vss). Le circuit de compensation (500) inclut un cinquième commutateur (T50) qui a une extrémité de commande (501a) couplée électriquement au signal d'impulsion de sortie (Gn), une première extrémité (501b) couplée électriquement au signal d'impulsion de sortie (Gn), et une seconde extrémité (501c) couplée électriquement au faible niveau prédéfini (Vss).
(ZH) 一种移位暂存电路及其波形产生方法与其应用的显示面板,此移位暂存电路包括:多级移位寄存器,每一移位寄存器(300)包括:一第一开关(T10),此第一开关(T10)的一控制端(101a)电性耦接一第一节点(P1(n)),此第一开关(T10)的一第一端(101b)电性耦接一频率讯号(CK),此第一开关(T10)的一第二端(101c)电性耦接一输出脉冲讯号(Gn);一第二开关(T20),此第二开关(T20)的一控制端(201a)电性耦接一输入脉冲讯号(ST),此第二开关(T20)的一第一端(201b)电性耦接此输入脉冲讯号(ST),此第二开关(T20)的一第二端(201c)电性耦接此第一节点(P1(n));一第三开关(T30),此第三开关(T30)的一控制端(301a)电性耦接一第二节点(P2(n)),此第三开关(T30)的一第一端(301b)电性耦接此输出脉冲讯号(Gn),此第三开关(T30)的一第二端(301c)电性耦接一低预设电位(Vss);一第四开关(T40),此第四开关(T40)的一控制端(401a)电性耦接此第二节点(P2(n)),此第四开关(T40)的一第一端(401b)电性耦接此第一节点(P1(n)),此第四开关(T40)的一第二端(401c)电性耦接此低预设电位(Vss);及一补偿电路(500),包括:一第五开关(T50),此第五开关(T50)的一控制端(501a)电性耦接此输出脉冲讯号(Gn),此第五开关(T50)的一第一端(501b)电性耦接此输出脉冲讯号(Gn),此第五开关(T50)的一第二端(501c)电性耦接此低预设电位(Vss)。
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)