Recherche dans les collections de brevets nationales et internationales

1. (WO2018196863) PROCÉDÉS ET APPAREILS DE TRAITEMENT D'ACCÉLÉRATION DE CONVOLUTION ET DE TRAITEMENT DE CALCUL, DISPOSITIF ÉLECTRONIQUE ET SUPPORT DE STOCKAGE

Pub. No.:    WO/2018/196863    International Application No.:    PCT/CN2018/084948
Publication Date: Fri Nov 02 00:59:59 CET 2018 International Filing Date: Sat Apr 28 01:59:59 CEST 2018
IPC: G06N 3/04
Applicants: BEIJING SENSETIME TECHNOLOGY DEVELOPMENT CO., LTD
北京市商汤科技开发有限公司
Inventors: LU, Liqiang
卢丽强
LIANG, Yun
梁云
XIAO, Qingcheng
肖倾城
YAN, Shengen
颜深根
Title: PROCÉDÉS ET APPAREILS DE TRAITEMENT D'ACCÉLÉRATION DE CONVOLUTION ET DE TRAITEMENT DE CALCUL, DISPOSITIF ÉLECTRONIQUE ET SUPPORT DE STOCKAGE
Abstract:
L'invention concerne des procédés et des appareils de traitement d'accélération de convolution et de calcul, un dispositif électronique et un support d'informations. Le procédé d'accélération consiste à : lire des données à traiter d'un volume prédéfini dans une tâche à traiter à partir d'une mémoire hors puce d'un accélérateur en séquence au moyen d'un port FIFO, et les stocker dans au moins une région de mémoire cache d'entrée d'une première région de mémoire cache dans une mémoire sur puce de l'accélérateur; en réponse au stockage des données à traiter dans la région de mémoire cache d'entrée, lire des données de fenêtre d'entrée à traiter à partir d'au moins une région de mémoire cache d'entrée en séquence, et effectuer un calcul de convolution sur les données de fenêtre d'entrée à traiter au moyen de données de noyau de convolution pour obtenir des données de fenêtre de sortie, et stocker les données de fenêtre de sortie dans une troisième région de mémoire cache; et stocker les données de fenêtre de sortie dans la troisième région de mémoire cache dans la mémoire hors puce en séquence au moyen du port FIFO. Les procédés et appareils de traitement d'accélération de convolution et de traitement de calcul, le dispositif électronique et le support de stockage peuvent éviter les cas où la mémoire sur puce de l'accélérateur et la bande passante sont insuffisantes et les ressources de processeur sont limitées, améliorer l'efficacité du traitement de calcul de convolution, et sont appropriés pour des plateformes matérielles telles que FPGA et ASIC.