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1. (WO2018184288) PUCE DE VCSEL À BASE DE DBR-ET DE GAN POREUX, ET PROCÉDÉ DE FABRICATION
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N° de publication : WO/2018/184288 N° de la demande internationale : PCT/CN2017/086855
Date de publication : 11.10.2018 Date de dépôt international : 01.06.2017
CIB :
H01S 5/183 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
S
DISPOSITIFS UTILISANT L'ÉMISSION STIMULÉE
5
Lasers à semi-conducteurs
10
Structure ou forme du résonateur optique
18
Lasers à émission de surface (lasers SE)
183
ayant une cavité verticale (lasers VCSE)
Déposants :
中国科学院半导体研究所 INSTITUTE OF SEMICONDUCTORS, CHINESE ACADEMY OF SCIENCES [CN/CN]; 中国北京市 海淀区清华东路甲35号 No. 35A, Qinghua Dong Lu, Haidian District Beijing 100083, CN
Inventeurs :
赵丽霞 ZHAO, Lixia; CN
杨超 YANG, Chao; CN
刘磊 LIU, Lei; CN
Mandataire :
中科专利商标代理有限责任公司 CHINA SCIENCE PATENT & TRADEMARK AGENT LTD.; 中国北京市 海淀区西三环北路87号4-1105室 Suite 4-1105, No. 87, West 3rd Ring North Rd., Haidian Beijing 100089, CN
Données relatives à la priorité :
201710220057.606.04.2017CN
Titre (EN) POROUS DBR- AND GAN-BASED VCSEL CHIP, AND MANUFACTURING METHOD
(FR) PUCE DE VCSEL À BASE DE DBR-ET DE GAN POREUX, ET PROCÉDÉ DE FABRICATION
(ZH) 基于多孔DBR的GaN基VCSEL芯片及制备方法
Abrégé :
(EN) A porous DBR- and GaN-based VCSEL chip, and manufacturing method thereof. The chip comprises: a substrate (10); a buffer layer (11) fabricated on the substrate (10); a lower porous DBR layer (12) fabricated on the buffer layer (11); an n-doped GaN layer (13) fabricated on the lower porous DBR layer (12), wherein the n-doped GaN layer is etched to form a lower platform (13'); an active layer (14) fabricated on the n-doped GaN layer (13); an electron barrier layer (15) fabricated on the active layer (14); a p-doped GaN layer (16) fabricated on the electron barrier layer (15); a current limiting layer (17) fabricated on the p-doped GaN layer (16) and having an electrical current window (17') formed at a middle portion thereof, wherein the current limiting layer (17) covers side walls of the active layer (14), the electron barrier layer (15), and a protruding portion (13") of the n-doped GaN layer (13); a transparent electrode (18) fabricated on the p-doped GaN layer (16); a negative electrode (20) fabricated on the platform (13') of the n-doped GaN layer (13); a positive electrode (21) fabricated on the transparent electrode (18) and having a recess at a middle portion thereof; and a dielectric DBR layer (19) fabricated on the transparent electrode (18) in the recess of the positive electrode (21).
(FR) L'invention concerne une puce VCSEL à base de DBR et de GaN poreux, et son procédé de fabrication. La puce comprend : un substrat (10); une couche tampon (11) fabriquée sur le substrat (10); une couche DBR poreuse inférieure (12) fabriquée sur la couche tampon (11); une couche de GaN dopée n (13) fabriquée sur la couche DBR poreuse inférieure (12), la couche de GaN dopée n étant gravée pour former une plateforme inférieure (13'); une couche active (14) fabriquée sur la couche de GaN dopée n (13); une couche barrière d'électrons (15) fabriquée sur la couche active (14); une couche de GaN dopée p (16) fabriquée sur la couche barrière d'électrons (15); une couche de limitation de courant (17) fabriquée sur la couche de GaN dopée p (16) et ayant une fenêtre de courant électrique (17') formée au niveau d'une partie centrale de celle-ci, la couche de limitation de courant (17) recouvrant des parois latérales de la couche active (14), la couche barrière d'électrons (15), et une partie saillante (13 ") de la couche de GaN dopée n (13); une électrode transparente (18) fabriquée sur la couche de GaN dopée p (16); une électrode négative (20) fabriquée sur la plateforme (13') de la couche de GaN dopée n (13); une électrode positive (21) fabriquée sur l'électrode transparente (18) et ayant un évidement au niveau d'une partie centrale de celle-ci; et une couche DBR diélectrique (19) fabriquée sur l'électrode transparente (18) dans l'évidement de l'électrode positive (21).
(ZH) 一种基于多孔DBR的GaN基VCSEL芯片及其制备方法,其中芯片包括:一衬底(10);制作在衬底(10)上的缓冲层(11);制作在缓冲层(11)上的底部多孔DBR层(12);制作在底部多孔DBR层(12)上的n型掺杂GaN层(13)及外围向下刻蚀形成有台面(13');制作在n型掺杂GaN层(13)上的有源层(14);制作在有源层(14)上的电子阻挡层(15);制作在电子阻挡层(15)上的p型掺杂GaN层(16);制作在p型掺杂GaN层(16)上的电流限制层(17),其中心形成有电流窗口(17'),且电流限制层(17)覆盖有源层(14)、电子阻挡层(15)和n型掺杂GaN层(13)凸起部分(13")的侧壁;制作在p型掺杂GaN层(16)上的透明电极(18);制作在n型掺杂GaN层(13)台面(13')上的n电极(20);制作在透明电极(18)上的p电极(21),中间形成有凹缺;制作在p电极(21)凹缺内透明电极(18)上的介质DBR层(19)。
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)