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1. (WO2018182753) ARCHITECTURES ET PROCÉDÉS DE FABRICATION DE BOÎTIERS EMPILÉS EN 3D
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N° de publication : WO/2018/182753 N° de la demande internationale : PCT/US2017/025652
Date de publication : 04.10.2018 Date de dépôt international : 01.04.2017
CIB :
H01L 21/60 (2006.01) ,H01L 25/10 (2006.01) ,H01L 25/16 (2006.01) ,H01L 21/98 (2006.01) ,H01L 21/56 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
50
Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes H01L21/06-H01L21/326185
60
Fixation des fils de connexion ou d'autres pièces conductrices, devant servir à conduire le courant vers le ou hors du dispositif pendant son fonctionnement
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25
Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
03
les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes H01L27/-H01L51/132
10
les dispositifs ayant des conteneurs séparés
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25
Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
16
les dispositifs étant de types couverts par plusieurs des groupes principaux H01L27/-H01L51/129
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
98
Assemblage de dispositifs consistant en composants à l'état solide formés dans ou sur un substrat commun; Assemblage de dispositifs à circuit intégré
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
50
Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes H01L21/06-H01L21/326185
56
Capsulations, p.ex. couches de capsulation, revêtements
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
NAIR, Vijay K.; US
EID, Feras; US
SOUNART, Thomas L.; US
Mandataire :
OSBORNE, David W.; US
Données relatives à la priorité :
Titre (EN) ARCHITECTURES AND METHODS OF FABRICATING 3D STACKED PACKAGES
(FR) ARCHITECTURES ET PROCÉDÉS DE FABRICATION DE BOÎTIERS EMPILÉS EN 3D
Abrégé :
(EN) Electronics package device technology is disclosed. In one example, an electronics package device (202) comprises a substrate (206) supporting an electronics component (208) and an interconnect via (216a-c) electrically coupled to the electronics component such that at least a portion of the electronics component is disposed between the interconnect via and the substrate. The interconnect via can be directly coupled to the electronics component such that the interconnect via and the electronics component are vertically disposed between a second electronics package device (204) and the substrate. A second electronics package device can be stacked to the first electronics package device, and can comprise similar architecture of the interconnect via attached to the electronics component as with the first electronics package. Thus, 3D package size is significantly reduced. Associated systems and processes are disclosed.
(FR) L'invention concerne une technologie se rapportant aux dispositifs de boîtiers électroniques. Dans un exemple, un dispositif de boîtier électronique (202) comprend un substrat (206) supportant un composant électronique (208) et un trou d'interconnexion (216a-c) couplé électriquement au composant électronique de sorte qu'au moins une partie du composant électronique soit située entre le trou d'interconnexion et le substrat. Le trou d'interconnexion peut être directement couplé au composant électronique de sorte que le trou d'interconnexion et le composant électronique soient placés verticalement entre un second dispositif de boîtier électronique (204) et le substrat. Un second dispositif de boîtier électronique peut être empilé sur le premier dispositif de boîtier électronique, et peut présenter une architecture de trou d'interconnexion fixé au composant électronique similaire à celle du premier boîtier électronique. Ainsi, la taille du boîtier en 3D est considérablement réduite. La présente invention concerne également des systèmes et des procédés associés.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)