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1. (WO2018182327) PRISE DE VÉRIFICATION DE BOÎTIER POUR SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION ASSOCIÉ
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2018/182327 N° de la demande internationale : PCT/KR2018/003703
Date de publication : 04.10.2018 Date de dépôt international : 29.03.2018
CIB :
G01R 1/04 (2006.01) ,G01R 31/28 (2006.01) ,G01R 3/00 (2006.01)
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
1
Détails ou dispositions des appareils des types couverts par les groupes G01R5/-G01R13/125
02
Éléments structurels généraux
04
Boîtiers; Organes de support; Agencements des bornes
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
3
Appareils ou procédés spécialement adaptés à la fabrication des appareils de mesure
Déposants : JEONG, Sang Fu[KR/KR]; KR
Inventeurs : JEONG, Sang Fu; KR
Mandataire : KIM, Yoon Sun; KR
Données relatives à la priorité :
10-2017-004133531.03.2017KR
Titre (EN) SEMICONDUCTOR PACKAGE TEST SOCKET AND METHOD FOR MANUFACTURING SAME
(FR) PRISE DE VÉRIFICATION DE BOÎTIER POUR SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION ASSOCIÉ
(KO) 반도체 패키지 테스트 소켓 및 그 제작방법
Abrégé :
(EN) A semiconductor package test socket and a method for manufacturing the same are disclosed. The test socket of the present invention is manufactured by the steps of: disposing a first film layer on a lower portion of a support plate having a first through hole formed therein; forming an insulator layer of an insulating material in the first through hole; disposing a second film layer on an upper portion of the support plate and the insulator layer; forming a plurality of second through holes in the insulator layer; and pasting metal fine particles to the second through holes.
(FR) L'invention concerne une prise de vérification de boîtier pour semi-conducteur et un procédé de fabrication associé. La prise de vérification de la présente invention est fabriqué selon les étapes consistant : à disposer une première couche de film sur une partie inférieure d'une plaque de soutien ayant un premier trou traversant formé à l'intérieur de cette dernière ; à former une couche isolante d'un matériau isolant dans le premier trou traversant ; à disposer une seconde couche de film sur une partie supérieure de la plaque de soutien et de la couche isolante ; à former une pluralité de seconds trous traversants dans la couche isolante; et à coller les particules métalliques fines aux seconds trous traversants.
(KO) 반도체 패키지 테스트 소켓 및 그 제작방법이 개시된다. 본 발명의 테스트 소켓은, 내부에 제1관통홀이 형성된 지지 플레이트의 하부에 제1필름층을 배치하고, 상기 제1관통홀에 절연재질의 절연체층을 형성하고, 상기 지지 플레이트 및 상기 절연체층의 상부에 제2필름층을 배치하고, 상기 절연체층에 복수의 제2관통홀을 형성하고, 상기 제2관통홀에 금속미립자를 페이스팅하여 제작한다.
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Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : coréen (KO)
Langue de dépôt : coréen (KO)