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1. (WO2018181499) ÉLÉMENT DE CONVERSION PHOTOÉLECTRIQUE ET SON PROCÉDÉ DE FABRICATION
Document

明 細 書

発明の名称 光電変換素子及び光電変換素子の製造方法

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027  

図面の簡単な説明

0028  

発明を実施するための形態

0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22  

図面

1   2   3   4   5   6   7   8   9   10   11  

明 細 書

発明の名称 : 光電変換素子及び光電変換素子の製造方法

技術分野

[0001]
 本発明は、光電変換素子及び光電変換素子の製造方法に関する。

背景技術

[0002]
 下記特許文献1には、以下の工程を含む太陽電池の製造方法が開示されている。まず、光電変換層を形成した後に、光電変換層の表面及び側面に第1の透明電極層を形成する。その後、光電変換層の裏面及び側面に第2の透明電極層を形成する。その後、第2の透明電極層上に金属層を形成する。その後、第1の透明電極層上に下地電極層を形成する。その後、下地電極層、金属層をめっき液に浸し、金属層側から給電することにより、光電変換層の側面において金属層に電気的に接続された下地電極層と金属層とを同時にめっきする。その後、光電変換層の側面に形成された第1の透明電極層、第2の透明電極層、金属層、下地電極層を除去する。

先行技術文献

特許文献

[0003]
特許文献1 : 特開2015-82603号公報

発明の概要

発明が解決しようとする課題

[0004]
 しかし、従来の太陽電池の製造方法では、その製造効率が低いことが問題となっていた。即ち、上記従来の製造方法においては、光電変換層の表裏面に形成され、光電変換層の側面において互いに接続された電極を、ショートさせない構成とするために、最終的に光電変換層の側面に形成された第1の透明電極層、第2の透明電極層、金属層、下地電極層を除去する工程が必要となるため、その製造効率が低くなってしまっていた。
[0005]
 本発明は、上記問題点に鑑みてなされたものであり、その目的は、光電変換素子の製造効率を向上させることにある。

課題を解決するための手段

[0006]
 (1)本開示の光電変換素子の製造方法は、n型半導体部と、前記n型半導体部と共にダイオードを構成するp型半導体部と、を有する半導体基板を準備する工程と、前記n型半導体部の少なくとも一部にn側下地導電層を形成する工程と、前記p型半導体部の少なくとも一部にp側下地導電層を形成する工程と、前記n側下地導電層と前記p側下地導電層とをめっき液に浸漬し、前記n側下地導電層と前記p側下地導電層とが、前記ダイオードのみによって電気的に接続された状態で、前記n側下地導電層を給電することにより、前記n側下地導電層の少なくとも一部と、前記p側下地導電層の少なくとも一部と、にめっき層を形成する工程と、を含む。
[0007]
 (2)上記光電変換素子の製造方法において、前記光電変換素子が、第1の主面と、前記第1の主面に対向する第2の主面と、を有し、前記n型半導体部が、前記半導体基板の前記第1の主面側に設けられ、前記p型半導体部が、前記半導体基板の前記第2の主面側に設けられ、前記n側下地導電層を形成する工程において、前記n型半導体部の前記第1の主面側に前記n側下地導電層を形成し、前記p側下地導電層を形成する工程において、前記p型半導体部の前記第2の主面側に前記p側下地導電層を形成し、前記めっき層を形成する工程において、前記n側下地導電層の前記第1の主面側と前記p側下地導電層の前記第2の主面側に、前記めっき層を形成してもよい。
[0008]
 (3)上記光電変換素子の製造方法において、前記n型半導体部と、前記p型半導体部とが、前記半導体基板の同一主面側に設けられてもよい。
[0009]
 (4)上記光電変換素子の製造方法において、前記n側下地導電層を形成する工程において、透明電極層を用いて前記n側下地導電層を形成してもよい。
[0010]
 (5)上記光電変換素子の製造方法において、前記p側下地導電層を形成する工程において、透明電極層を用いて前記p側下地導電層を形成してもよい。
[0011]
 (6)上記光電変換素子の製造方法において、前記p側下地導電層を形成する工程において、前記p側下地導電層の膜厚を前記n側下地導電層の膜厚よりも厚く形成する、又は前記n側下地導電層を形成する工程において、前記n側下地導電層の膜厚を前記p側下地導電層の膜厚よりも薄く形成してもよい。
[0012]
 (7)上記光電変換素子の製造方法において、前記めっき層を形成する工程において、前記n側下地導電層に形成される前記めっき層の膜厚を、前記p側下地導電層に形成される前記めっき層の膜厚よりも厚く形成してもよい。
[0013]
 (8)上記光電変換素子の製造方法において、前記半導体基板を準備する工程において、前記n型半導体部と前記p型半導体部との間に真性半導体部を有する半導体基板を準備し、前記p型半導体部、前記真性半導体部、及び前記n型半導体部が、PIN接合ダイオードを構成してもよい。
[0014]
 (9)上記光電変換素子の製造方法において、前記n側下地導電層を形成する工程の前に、前記n型半導体部に第1の透明電極層を形成する工程を含んでもよい。
[0015]
 (10)上記光電変換素子の製造方法において、前記p側下地導電層を形成する工程の前に、前記p型半導体部に第2の透明電極層を形成する工程を含んでもよい。
[0016]
 (11)上記光電変換素子の製造方法において、前記n側下地導電層を形成する工程の後に、前記n型半導体部に第1の絶縁層を形成する工程を含んでもよい。
[0017]
 (12)上記光電変換素子の製造方法において、前記p側下地導電層を形成する工程の後に、前記p型半導体部に第2の絶縁層を形成する工程を含んでもよい。
[0018]
 (13)本開示の光電変換素子は、n型半導体部と、前記n型半導体部と共にダイオードを構成するp型半導体部と、を有する半導体基板と、前記n型半導体部の少なくとも一部に設けられたn側下地導電層と、前記p型半導体部の少なくとも一部に設けられたp側下地導電層と、前記n側下地導電層の少なくとも一部に設けられた第1のめっき層と、前記p側下地導電層の少なくとも一部に設けられた第2のめっき層と、を含み、前記第1のめっき層の膜厚が前記第2のめっき層の膜厚よりも厚く、前記n側下地導電層の膜厚が前記p側下地導電層の膜厚よりも薄い。
[0019]
 (14)上記光電変換素子が、第1の主面と、前記第1の主面に対向する第2の主面と、を有し、前記n型半導体部が、前記半導体基板の前記第1の主面側に設けられ、前記p型半導体部が、前記半導体基板の前記第2の主面側に設けられ、前記n側下地導電層が、前記n型半導体部の前記第1の主面側に設けられ、前記p側下地導電層が、前記p型半導体部の前記第2の主面側に設けられ、前記第1のめっき層が、前記n側下地導電層の前記第1の主面側に設けられ、前記第2のめっき層が、前記p側下地導電層の前記第2の主面側に設けられてもよい。
[0020]
 (15)上記光電変換素子において、前記n型半導体部と、前記p型半導体部とが、前記半導体基板の同一主面側に設けられてもよい。
[0021]
 (16)上記光電変換素子において、前記n側下地導電層が、透明電極層を含んでもよい。
[0022]
 (17)上記光電変換素子において、前記p側下地導電層が、透明電極層を含んでもよい。
[0023]
 (18)上記光電変換素子において、前記半導体基板が、前記n型半導体部と前記p型半導体部の間に真性半導体部を有し、前記p型半導体部、前記真性半導体部、及び前記n型半導体部が、PIN接合ダイオードを構成してもよい。
[0024]
 (19)上記光電変換素子が、前記n側下地導電層と前記n型半導体部との間に設けられた第1の透明電極層を更に含んでもよい。
[0025]
 (20)上記光電変換素子が、前記p側下地導電層と前記p型半導体部との間に設けられた第2の透明電極層を更に含んでもよい。
[0026]
 (21)上記光電変換素子が、前記第1の透明電極層に設けられた第1の絶縁層を更に含んでもよい。
[0027]
 (22)上記光電変換素子が、前記第2の透明電極層に設けられた第2の絶縁層を更に含んでもよい。

図面の簡単な説明

[0028]
[図1] 図1は第1の実施形態に係る光電変換素子の表面側を示す平面図である。
[図2] 図2は第1の実施形態に係る光電変換素子の裏面側を示す平面図である。
[図3] 図3は図1におけるIII-III線の断面を示す断面図である。
[図4] 図4は第1の実施形態に係る光電変換素子の製造方法を示す断面図である。
[図5] 図5は第1の実施形態に係る光電変換素子の製造方法を示す断面図である。
[図6] 図6は第1の実施形態に係る光電変換素子の製造方法を示す断面図である。
[図7] 図7は第1の実施形態に係る光電変換素子の製造方法を示す断面図である。
[図8] 図8は第1の実施形態に係る光電変換素子の製造方法を示す断面図である。
[図9] 図9は第1のめっき層、第2のめっき層形成ステップを示す概念図である。
[図10] 図10は第1の実施形態の他の実施例に係る光電変換素子の断面図である。
[図11] 図11は第1の実施形態の他の実施例に係る光電変換素子の断面図である。

発明を実施するための形態

[0029]
 本開示の第1の実施形態について、図面を用いて以下に説明する。
[0030]
[光電変換素子100]
 図1は、本実施形態に係る光電変換素子100の表面側(入射面側)を示す平面図である。図2は、本実施形態に係る光電変換素子100の裏面側を示す平面図である。図3は、図1におけるIII-III線の断面を示す断面図である。
[0031]
 図1、図2に示すように、光電変換素子100はその表裏面において、複数のバスバー電極80、82と、このバスバー電極80、82と交差するように設けられた多数のフィンガー電極90、92を有している。本開示において、光電変換素子100の裏面を第1主面と定義し、表面を第2主面と定義する。
[0032]
 図3に示すように、本実施形態における光電変換素子100は半導体基板10を有する。半導体基板10は、その第1の主面側にn型半導体部20を有する。半導体基板10は、その第2の主面側にp型半導体部30を有する。図3においては、第1の主面側を下側に表示し、第2の主面側を上側に表示している。
[0033]
 この、n型半導体部20とp型半導体部30との間において、PN接合が形成されている。
[0034]
 なお、図3に示す例においては、半導体基板10とn型半導体部20、p型半導体部30との間に境界線を記載しているが、半導体基板10自体がn型半導体、若しくはp型半導体であり、半導体基板10とn型半導体部20との間、若しくは半導体基板10とp型半導体部30との間に境界がない構成であってもよい。
[0035]
 n型半導体部20における第1の主面側には、バスバー電極82の形成領域に、n側下地導電層40が設けられ、p型半導体部30における第2の主面側には、バスバー電極80の形成領域に、p側下地導電層50が設けられている。
[0036]
 更に、n側下地導電層40における第1の主面側には、第1のめっき層60が設けられ、p側下地導電層50における第2の主面側には、第2のめっき層70が設けられている。
[0037]
 この第1のめっき層60、及びn側下地導電層40が、図2に示す裏面側のバスバー電極82を構成しており、第2のめっき層70、及びp側下地導電層50が、図1に示す表面側のバスバー電極80を構成している。
[0038]
 本実施形態においては、第1の主面側に設けられた第1のめっき層60の厚みが、第2の主面側に設けられた第2のめっき層70よりも厚く形成されている。また、第1の主面側に設けられたn側下地導電層40の膜厚が、第2の主面側に設けられたp側下地導電層50の膜厚よりも薄く形成されている。なお、各層の厚みは電極の断面を電子顕微鏡で観察し、めっき層の厚みを測長することにより求めることができる。
[0039]
 本実施形態においては、半導体基板10がn型半導体基板である構成としている。また、n側下地導電層40とn型半導体部20との間には、第1の透明電極層22と、第1の透明電極層22の第1の主面側に設けられた第1の絶縁層24とを更に含み、p側下地導電層50とp型半導体部30との間には、第2の透明電極層32と、第2の透明電極層32の第2の主面側に設けられた第2の絶縁層34とを更に含む構成としている。
[0040]
 なお、半導体基板10とn型半導体部20との間に真性半導体層を介在させる構成としてもよく、半導体基板10とp型半導体部30との間に真性半導体層を介在させる構成としてもよい。半導体基板10とn型半導体部20との間、若しくは、半導体基板10とp型半導体部30との間に真性半導体を介在させる場合、n型半導体部20とp型半導体部30との間において、PIN接合が形成される構成となる。本開示においては、上述したPN接合の中にこのPIN接合も含まれることとする。
[0041]
[光電変換素子100の製造方法]
 以下、本実施形態に係る光電変換素子100の製造方法について、図3から図9を用いて説明する。図3から図8は、図1のIII‐III線における断面を示す断面図である。
[0042]
[半導体基板10準備ステップ]
 まず図4に示すように、半導体基板10を準備する。半導体基板10としては、例えば、単結晶シリコン基板、多結晶シリコン基板などのシリコン基板を用いることができる。結晶基板内のキャリア寿命の長さから単結晶シリコン基板が好ましい。シリコン基板としては、n型シリコン基板とp型シリコン基板を用いることが出来る。とりわけ結晶基板内のキャリア寿命の長さから、n型単結晶シリコン基板を用いることが好ましい。即ち、p型単結晶シリコンにおいては、光照射によってp型ドーパントであるB(ホウ素)が影響して再結合中心となるLID(Light Induced Degradation)が起こる場合があるが、半導体基板10としてn型単結晶シリコン基板を用いることにより、LIDの発生を抑制することができる。本実施形態においては、半導体基板10としてn型単結晶シリコン基板を用いる。
[0043]
 半導体基板10に用いる単結晶シリコン基板としては、膜厚が50~300μmが好ましく、60~200μmがより好ましく、70~180μmが更に好ましい。この範囲の膜厚の基板を用いることにより、より材料コストを低減することができる。
[0044]
 半導体基板10は、光閉じ込めの観点から、入射面側にテクスチャ構造と呼ばれる凹凸構造を有することが好ましい。
[0045]
 また、半導体基板10の第1の主面側および第2の主面側は、パッシベーション層を有するものが好ましい。パッシベーション層はキャリア再結合を抑制することができ、表面欠陥を終端できれば種類を問わないが、真性半導体層、とりわけ、真性非晶質シリコン層が好ましく用いられる。
[0046]
[n型半導体部20形成ステップ]
 次に、図5に示すように、半導体基板10の第1の主面側、即ち裏面側に、n型半導体部20を形成する。
[0047]
 n型半導体部20を形成する上で用いる材料としては、非晶質シリコン薄膜、微結晶シリコン等、非晶質成分を含む非晶質シリコン層を含むことが望ましい。また、ドーパント不純物としては、P(リン)などを用いることができる。
[0048]
 n型半導体部20の製膜方法は特に限定されないが、例えばCVD法(Chemical Vapor Deposition)を使用することができる。CVD法を用いる場合、SiH4ガスを用い、ドーパント添加ガスとしては、水素希釈されたPH3が好ましく用いられる。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いることが好ましい。n型半導体部20の製膜時に、CH4、CO2、NH3、GeH4等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、CO2やCH4といったガスをCVD製膜の際に導入することにより形成することができる。
[0049]
 なお、半導体基板10として、p型多結晶シリコン基板を用いた場合、半導体基板10の第1の主面側にn型ドーパントを拡散させてn型化させることにより、n型半導体部20を形成する。
[0050]
[p型半導体部30形成ステップ]
 また、図5に示すように、半導体基板10の第2の主面側、即ち表面側に、p型半導体部30を形成する。なお、このp型半導体部30形成ステップは、上述したn型半導体部20形成ステップの前に行ってもよく、n型半導体部20形成ステップの後に行ってもよい。
[0051]
 p型半導体部30を形成する上で用いる材料としては、非晶質シリコン薄膜、微結晶シリコン(非晶質シリコンと結晶質シリコンとを含む薄膜)等、非晶質成分を含む非晶質シリコン層を含むことが望ましい。また、ドーパント不純物としては、B(ホウ素)などを用いることができる。
[0052]
 p型半導体部30の製膜方法は特に限定されないが、例えばCVD法を使用することができる。CVD法を用いる場合、SiH4ガスを用い、ドーパント添加ガスとしては、水素希釈されたB2H6が好ましく用いられる。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いることが好ましい。p型半導体部30の製膜時に、CH4、CO2、NH3、GeH4等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、CO2やCH4といったガスをCVD製膜の際に導入することにより形成することができる。
[0053]
 なお、半導体基板10として、p型多結晶シリコン基板を用いた場合、既に半導体基板10の第2の主面側はp型半導体部30となっており、p型半導体部30が半導体基板10内に含まれる構成となる。この場合、p型半導体部30形成ステップは不要となる。
[0054]
[第1の透明電極層22、第2の透明電極層32形成ステップ]
 次に、図6に示すように、スパッタ法や、MOCVD法等によって、n型半導体部20の第1の主面側に第1の透明電極層22を形成し、p型半導体部30の第2の主面側に第2の透明電極層32を形成する。第1の透明電極層22形成ステップは、n型半導体部20形成ステップより後であればよく、p型半導体部30形成ステップより前であってもよい。また、第2の透明電極層32形成ステップは、p型半導体部30形成ステップより後であればよく、n型半導体部20形成ステップより前であってもよい。
[0055]
 第1の透明電極層22、第2の透明電極層32の構成材料としては、酸化インジウム、酸化亜鉛、酸化錫、酸化チタン、及びそれらの複合酸化物等の透明導電性金属酸化物を用いる。また、グラフェンのような非金属からなる透明導電性材料であってもよい。上述した構成材料の中でも、高い導電率と透明性の観点からは、酸化インジウムを主成分とするインジウム系複合酸化物を第1の透明電極層22、第2の透明電極層32として用いることが好ましい。また、信頼性やより高い導電率を確保する為に、インジウム酸化物にドーパントを添加して用いることが更に好ましい。ドーパントとして用いる不純物としては、Sn、W、Ce、Zn、As、Al、Si、S、Ti等が挙げられる。
[0056]
[n側下地導電層40、p側下地導電層50形成ステップ]
 次に、図7に示すように、第1の透明電極層22の第1の主面側におけるバスバー電極82の形成領域にn側下地導電層40形成し、第2の透明電極層32の第2の主面側におけるバスバー電極80の形成領域にp側下地導電層50を形成する。n側下地導電層40、p側下地導電層50は、後述する第1のめっき層60、第2のめっき層70形成工程において、導電性の下地層として機能する層であり、第1のめっき層60、第2のめっき層70を析出させる電極となる層である。
[0057]
 n側下地導電層40形成ステップは、n型半導体部20形成ステップの後に行い、第1の透明電極層22を設ける場合は第1の透明電極層22形成ステップの後に行う。n側下地導電層40形成ステップは、p型半導体部30形成ステップよりも前に行ってもよい。p側下地導電層50形成ステップは、p型半導体部30形成ステップの後に行い、第2の透明電極層32を設ける場合は第2の透明電極層32形成ステップの後に行う。p側下地導電層50形成ステップは、n型半導体部20形成ステップの前に行ってもよい。
[0058]
 n側下地導電層40、p側下地導電層50の材料としては、例えばNi、Cu、Ag、Au、Pt、またはこれらの合金等が使用できるが、電解めっき法における下地層として機能し得る程度の導電率を有していれば、特に限定されない。n側下地導電層40、p側下地導電層50の体積抵抗率は10-4Ω・cm以上10-2Ω・cm以下であることが好ましい。この範囲であれば、導電性の下地層として十分に機能することができる。なお、本実施形態においては、n側下地導電層40、p側下地導電層50は、第1の透明電極層22、第2の透明電極層32よりも高い導電率を有している。
[0059]
 n側下地導電層40、p側下地導電層50の形成方法としては、例えば、インクジェット法、スクリーン印刷法、導線接着法、スプレー法、真空蒸着法、スパッタ法、電解めっき法、無電解めっき法などを用いることができる。コスト、および、量産性の観点からは上述の下地導電層の材料を含むペーストをスクリーン印刷法で印刷することが好ましい。
[0060]
 なお、本実施形態においては、n側下地導電層40の膜厚をp側下地導電層50の膜厚よりも薄く形成している。このような膜厚関係にしておくことにより、後述する第1のめっき層60、第2のめっき層70形成ステップにおいて形成される、バスバー電極80の膜厚とバスバー電極82の膜厚との差を小さくすることができる。
[0061]
 ここで、n側下地導電層40、p側下地導電層50が形成された未完成な光電変換素子100Aは、その主面の垂線方向についてダイオードとなっており、p側下地導電層50からn側下地導電層40への方向がダイオードの順方向である。
[0062]
[第1の絶縁層24、第2の絶縁層34形成ステップ]
 次に、図8に示すように、第1の透明電極層22の第1の主面側に第1の絶縁層24を形成し、第2の透明電極層32の第2の主面側に第2の絶縁層34を形成する。第1の絶縁層24形成ステップは、n側下地導電層40形成ステップの後に行えばよく、p型半導体部30形成ステップの前に行ってもよい。第2の絶縁層34形成ステップは、p側下地導電層50形成ステップの後に行えばよく、n型半導体部20形成ステップの前に行ってもよい。
[0063]
 第1の絶縁層24、第2の絶縁層34はフォトレジスト材料など、所定の条件を満たすことで除去可能な層により形成しても構わない。第1の絶縁層24、第2の絶縁層34をフォトレジスト材料で形成した場合、光の照射によって構造変化を起こし、特定の薬品によって溶けやすくなる。
[0064]
 本実施形態においては、第1の絶縁層24、第2の絶縁層34は、後述する第1のめっき層60、第2のめっき層70形成工程において使用するめっき液に対する化学的安定性を有する材料を用いて形成する。このような材料を用いることにより、第1のめっき層60、第2のめっき層70形成工程の際に、第1の絶縁層24、第2の絶縁層34が溶解しにくく、半導体基板10、n型半導体部20、p型半導体部30へのダメージが発生するのを抑制することができる。
[0065]
 第1の絶縁層24、第2の絶縁層34の形成に使用するフォトレジスト材料は、上述した性質を備えていれば特に限定されるものではないが、ポジ型ならノボラック樹脂、フェノール樹脂など、ネガ型ならアクリル樹脂などを使用することができる。
[0066]
 また、第1の絶縁層24、第2の絶縁層34を除去する除去液としては、例えば、テトラメチルアンモニウムハイドロオキサイド、アルキルベンゼンスルホン酸、エタノールアミン類、水酸化ナトリウムなどを含む溶液などを使用することができる。
[0067]
 本実施形態では、フォトレジスト材料として、ポジ型のノボラック樹脂を使用し、除去液として、水酸化ナトリウム水溶液を使用する。
[0068]
 第1の絶縁層24、第2の絶縁層34は、SiO、SiN、SiONなどの無機絶縁膜により形成されていてもよい。無機絶縁膜を形成する方法は特に問わないが、精密な膜厚制御が可能なCVD法による製膜が好ましい。CVD法であれば、材料ガスや製膜条件のコントロールで膜質制御が可能である。
[0069]
[第1のめっき層60、第2のめっき層70形成ステップ]
 次に、図3に示すように、n側下地導電層40の第1の主面側に第1のめっき層60を形成し、p側下地導電層50の第2の主面側に第2のめっき層70を形成する。第1のめっき層60、第2のめっき層70形成ステップは、n側下地導電層40、p側下地導電層50形成ステップの後に行う。
[0070]
 第1のめっき層60、第2のめっき層70の材料としては、例えばNi、Cu、Ag、Au、Pt、またはこれらの合金等が使用できる。とりわけ、コストの観点から、Cuが好適に用いられる。
[0071]
 図9は、この第1のめっき層60、第2のめっき層70形成ステップを示す概念図である。
[0072]
 図9に示すように、めっき槽110内において、第1の絶縁層24、第2の絶縁層34形成ステップ後の未完成な光電変換素子100Aを、めっき液120に浸す。めっき液120としては、例えば金属塩を溶解したものを用いることができ、具体的には、硫酸銅が電離した硫酸銅水溶液などを用いることができる。即ち、本実施形態においては、めっき液120において、銅イオンと硫酸イオンが電離している。図9において、未完成な光電変換素子100Aは、図8に示した断面に直交する側面が表示されている。
[0073]
 めっき槽110内には、平板上の導電体である第1のめっき電極130と第2のめっき電極140とが配置されている。第1のめっき電極130は、n側下地導電層40と対向し、第2のめっき電極140は、p側下地導電層50と対向するよう配置されている。第1のめっき電極130と第2のめっき電極140は、電解めっきに用いられる金属単体又は金属合金で形成されたものである。本実施形態では、めっき液120として硫酸銅を使用しているため、第1のめっき電極130、第2のめっき電極140として銅などを使用することができる。
[0074]
 第1のめっき電極130と第2のめっき電極140は電源150の正極に接続されており、陽極となっている。第1のめっき電極130と第2のめっき電極140は、半導体基板10の略全面を覆う程度の大きさを有している。
[0075]
 電源150の負極には給電部材160が接続され、この給電部材160を介して、n側下地導電層40が給電される。このとき、n側下地導電層40とp側下地導電層50とは、n型半導体部20とp型半導体部30とを含んで構成されるダイオードのみにより電気的に接続された状態である。
[0076]
 すなわち、次の3つの条件が満たされた状態である。
[0077]
 (1)n側下地導電層40とp側下地導電層50とが、光電変換素子100の構成に不要な導電性層等によって電気的に接続されていない。
[0078]
 (2)n側下地導電層40に対するp側下地導電層50の電位が順方向降下電圧以上になるよう電位をかけた場合に、電流が、n側下地導電層40とp側下地導電層50を含んで構成されるダイオードを介して、p側下地導電層50にまで流れる。
[0079]
 (3)給電部材160と等電位の給電部材がp側下地導電層50に接続されていない。
[0080]
 このn側下地導電層40側からの給電により、n側下地導電層40の露出する表面には、図3に示した第1のめっき層60が形成される。更に、上述したn型半導体部20とp型半導体部30と間でダイオードの順方向に電流が流れるため、p側下地導電層50の露出する表面においても、図3に示した第2のめっき層70が同時に形成される。
[0081]
 このような製造方法により、n側下地導電層40とp側下地導電層50とを、光電変換素子100の構成に不要な導電性層を形成することなく、第1のめっき層60と第2のめっき層70とを同時に形成することができる。その結果として、第1のめっき層60、第2のめっき層70形成ステップの後に、そのような不要な導電性層を除去する工程を設ける必要がなく、製造効率高く光電変換素子100を得ることができる。
[0082]
 なお、本実施形態においては、n型半導体部20とp型半導体部30とを含んで構成されるダイオードがPN接合の場合を例示したが、n型半導体部20とp型半導体部30との間に真性半導体部が介在し、n型半導体部20、真性半導体部、p型半導体部30により構成されるダイオードがPIN接合であってもよい。
[0083]
 なお、第1のめっき層60、第2のめっき層70形成ステップにおいては、n側下地導電層40側から給電するため、n側下地導電層40の露出する表面に形成される第1のめっき層60の形成速度の方が、p側下地導電層50の露出する表面に形成される第2のめっき層70の形成速度よりも早い。その結果、第1のめっき層60の膜厚の方が、第2のめっき層70の膜厚よりも厚くなる。一方、n側下地導電層40、p側下地導電層50形成ステップにおいて上述したとおり、n側下地導電層40の膜厚をp側下地導電層50の膜厚よりも薄く形成している。このような膜厚関係にしておくことにより、第1のめっき層60とn側下地導電層40とから構成されるバスバー電極80の膜厚と、第2のめっき層70とp側下地導電層50とから構成されるバスバー電極82の膜厚との差を小さくすることができる。
[0084]
 なお、図3等を用いて上述した実施例においては、n型半導体部20の第1の主面側に、第1の透明電極層22、n側下地導電層40を形成し、p型半導体部30の第2の主面側に、第2の透明電極層32、p側下地導電層50を形成する例を説明したが、本開示は、この例に限定されない。
[0085]
 例えば、図10に示すように、n型半導体部20Aの第1の主面側に、透明電極層を用いてn側下地導電層40Aを形成し、p型半導体部30Aの第2の主面側に、透明電極層を用いてp側下地導電層50Aを形成する構成としてもよい。n側下地導電層40A、p側下地導電層50Aの形成方法としては、第1の透明電極層22、第2の透明電極層32形成ステップにおいて上述した方法を用いればよい。このような構成を採用した場合、次に、透明電極層を用いて形成されたn側下地導電層40Aの第1の主面側に、開口部を有する第1の絶縁層24Aを形成する。同様に、透明電極層を用いて形成されたp側下地導電層50Aの第2の主面側に、開口部を有する第2の絶縁層34Aを形成する。そして、上述しためっき層形成工程において、透明電極層からなるn側下地導電層40A側から給電し、n側下地導電層40Aに対するp側下地導電層50Aの電位が順方向降下電圧以上になるよう電位をかける。これにより、電流が、n側下地導電層40Aとp側下地導電層50Aを含んで構成されるダイオードを介して、p側下地導電層50Aにまで流れる。その結果、n側下地導電層40A側からの給電により、n側下地導電層40Aの露出する表面に第1のめっき層60Aを形成すると共に、p側下地導電層50Aの露出する表面に、第2のめっき層70Aを形成することができる。
[0086]
 なお、図10に示した実施例においても、n型半導体部20Aとp型半導体部30Aとを含んで構成されるダイオードが、PN接合であってもよく、PIN接合であってもよい。
[0087]
 なお、図3等を用いて上述した実施例においては、半導体基板10の第1の主面側にn型半導体部20を形成し、半導体基板10の第2の主面側にp型半導体部30を形成する例を説明したが、本開示は、この例に限定されない。
[0088]
 例えば、図11に示すように半導体基板10Bの第1の主面側(本実施例では裏面側)に、n型半導体部20B、及びp型半導体部30Bが形成された、いわゆるバックコンタクトタイプの構成としてもよい。この構成を採用する場合、n型半導体部20Bにおける第1の主面側に、n側下地導電層40B、及びp側下地導電層50Bを形成する。n側下地導電層40B、p側下地導電層50Bの形成方法は、n側下地導電層40、p側下地導電層50形成ステップにおいて上述した方法を採用することが可能である。そして、めっき層形成工程において、n側下地導電層40B側からの給電により、n側下地導電層40Bに対するp側下地導電層50Bの電位が順方向降下電圧以上になるよう電位をかける。これにより、電流が、n側下地導電層40Bとp側下地導電層50Bを含んで構成されるダイオードを介して、p側下地導電層50Bにまで流れる。その結果、n側下地導電層40B側からの給電により、n側下地導電層40Bの露出する表面、及びp側下地導電層50Bの露出する表面にめっき層を同時に形成することができる。
[0089]
 なお、図11に示した実施例においても、n型半導体部20Bとp型半導体部30Bとを含んで構成されるダイオードが、PN接合であってもよく、PIN接合であってもよい。即ち、半導体基板10Bとn型半導体部20Bとの間に真性半導体部72が介在し、半導体基板10Bとp型半導体部30Bとの間に真性半導体部74が介在する構成としてもよい。
[0090]
 また、図11に示した実施例においても、第1のめっき層60B、第2のめっき層70B形成ステップにおいては、n側下地導電層40B側から給電するため、n側下地導電層40Bの露出する表面に形成される第1のめっき層60Bの形成速度の方が、p側下地導電層50Bの露出する表面に形成される第2のめっき層70Bの形成速度よりも早い。その結果、第1のめっき層60Bの膜厚の方が、第2のめっき層70Bの膜厚よりも厚くなる。そのため、n側下地導電層40B、及びp側下地導電層50Bを形成する工程において、n側下地導電層40Bの膜厚をp側下地導電層50Bの膜厚よりも薄く形成しておくことが望ましい。このような膜厚関係にしておくことにより、第1のめっき層60Bとn側下地導電層40Bとから構成されるバスバー電極の膜厚と、第2のめっき層70Bとp側下地導電層50Bとから構成されるバスバー電極の膜厚との差を小さくすることができる。
[0091]
 なお、図11を用いて上述したバックコンタクトタイプの構成において、n型半導体部20Bの第1の主面側に、透明電極層を用いてn側下地導電層40Bを形成し、p型半導体部30Bの第2の主面側に、透明電極層を用いてp側下地導電層50Bを形成する構成としてもよい。

請求の範囲

[請求項1]
 n型半導体部と、前記n型半導体部と共にダイオードを構成するp型半導体部と、を有する半導体基板を準備する工程と、
 前記n型半導体部の少なくとも一部にn側下地導電層を形成する工程と、
 前記p型半導体部の少なくとも一部にp側下地導電層を形成する工程と、
 前記n側下地導電層と前記p側下地導電層とをめっき液に浸漬し、前記n側下地導電層と前記p側下地導電層とが、前記ダイオードのみによって電気的に接続された状態で、前記n側下地導電層を給電することにより、前記n側下地導電層の少なくとも一部と、前記p側下地導電層の少なくとも一部と、にめっき層を形成する工程と、
 を含む、光電変換素子の製造方法。
[請求項2]
 前記光電変換素子が、第1の主面と、前記第1の主面に対向する第2の主面と、を有し、
 前記n型半導体部が、前記半導体基板の前記第1の主面側に設けられ、
 前記p型半導体部が、前記半導体基板の前記第2の主面側に設けられ、
 前記n側下地導電層を形成する工程において、前記n型半導体部の前記第1の主面側に前記n側下地導電層を形成し、
 前記p側下地導電層を形成する工程において、前記p型半導体部の前記第2の主面側に前記p側下地導電層を形成し、
 前記めっき層を形成する工程において、前記n側下地導電層の前記第1の主面側と前記p側下地導電層の前記第2の主面側に、前記めっき層を形成する、
 請求項1に記載の光電変換素子の製造方法。
[請求項3]
 前記n型半導体部と、前記p型半導体部とが、前記半導体基板の同一主面側に設けられた、
 請求項1に記載の光電変換素子の製造方法。
[請求項4]
 前記n側下地導電層を形成する工程において、透明電極層を用いて前記n側下地導電層を形成する、
 請求項1に記載の光電変換素子の製造方法。
[請求項5]
 前記p側下地導電層を形成する工程において、透明電極層を用いて前記p側下地導電層を形成する、
 請求項1に記載の光電変換素子の製造方法。
[請求項6]
 前記p側下地導電層を形成する工程において、前記p側下地導電層の膜厚を前記n側下地導電層の膜厚よりも厚く形成する、又は
 前記n側下地導電層を形成する工程において、前記n側下地導電層の膜厚を前記p側下地導電層の膜厚よりも薄く形成する、
 請求項1乃至5のいずれか一つに記載の光電変換素子の製造方法。
[請求項7]
 前記めっき層を形成する工程において、前記n側下地導電層に形成される前記めっき層の膜厚を、前記p側下地導電層に形成される前記めっき層の膜厚よりも厚く形成する、
 請求項1乃至6のいずれか一つに記載の光電変換素子の製造方法。
[請求項8]
 前記半導体基板を準備する工程において、前記n型半導体部と前記p型半導体部との間に真性半導体部を有する半導体基板を準備し、
 前記p型半導体部、前記真性半導体部、及び前記n型半導体部が、PIN接合ダイオードを構成する、
 請求項1乃至7のいずれか一つに記載の光電変換素子の製造方法。
[請求項9]
 前記n側下地導電層を形成する工程の前に、前記n型半導体部に第1の透明電極層を形成する工程を含む、
 請求項1乃至3、請求項6乃至8のいずれか一つに記載の光電変換素子の製造方法。
[請求項10]
 前記p側下地導電層を形成する工程の前に、前記p型半導体部に第2の透明電極層を形成する工程を含む、
 請求項1乃至3、請求項6乃至9のいずれか一つに記載の光電変換素子の製造方法。
[請求項11]
 前記n側下地導電層を形成する工程の後に、前記n型半導体部に第1の絶縁層を形成する工程を含む、
 請求項1乃至10のいずれか一つに記載の光電変換素子の製造方法。
[請求項12]
 前記p側下地導電層を形成する工程の後に、前記p型半導体部に第2の絶縁層を形成する工程を含む、
 請求項1乃至11のいずれか一つに記載の光電変換素子の製造方法。
[請求項13]
 n型半導体部と、前記n型半導体部と共にダイオードを構成するp型半導体部と、を有する半導体基板と、
 前記n型半導体部の少なくとも一部に設けられたn側下地導電層と、
 前記p型半導体部の少なくとも一部に設けられたp側下地導電層と、
 前記n側下地導電層の少なくとも一部に設けられた第1のめっき層と、
 前記p側下地導電層の少なくとも一部に設けられた第2のめっき層と、
 を含み、
 前記第1のめっき層の膜厚が前記第2のめっき層の膜厚よりも厚く、
 前記n側下地導電層の膜厚が前記p側下地導電層の膜厚よりも薄い、
 光電変換素子。
[請求項14]
 第1の主面と、前記第1の主面に対向する第2の主面と、を有し、
 前記n型半導体部が、前記半導体基板の前記第1の主面側に設けられ、
 前記p型半導体部が、前記半導体基板の前記第2の主面側に設けられ、
 前記n側下地導電層が、前記n型半導体部の前記第1の主面側に設けられ、
 前記p側下地導電層が、前記p型半導体部の前記第2の主面側に設けられ、
 前記第1のめっき層が、前記n側下地導電層の前記第1の主面側に設けられ、
 前記第2のめっき層が、前記p側下地導電層の前記第2の主面側に設けられた、
 請求項13に記載の光電変換素子。
[請求項15]
 前記n型半導体部と、前記p型半導体部とが、前記半導体基板の同一主面側に設けられた、
 請求項13に記載の光電変換素子。
[請求項16]
 前記n側下地導電層が、透明電極層を含む、
 請求項13に記載の光電変換素子。
[請求項17]
 前記p側下地導電層が、透明電極層を含む、
 請求項13に記載の光電変換素子。
[請求項18]
 前記半導体基板が、前記n型半導体部と前記p型半導体部の間に真性半導体部を有し、前記p型半導体部、前記真性半導体部、及び前記n型半導体部が、PIN接合ダイオードを構成した、
 請求項13乃至17のいずれか一つに記載の光電変換素子。
[請求項19]
 前記n側下地導電層と前記n型半導体部との間に設けられた第1の透明電極層を更に含む、
 請求項13乃至15、請求項18のいずれか一つに記載の光電変換素子。
[請求項20]
 前記p側下地導電層と前記p型半導体部との間に設けられた第2の透明電極層を更に含む、
 請求項13乃至15、請求項18、19のいずれか一つに記載の光電変換素子。
[請求項21]
 前記第1の透明電極層に設けられた第1の絶縁層を更に含む、
 請求項19に記載の光電変換素子。
[請求項22]
 前記第2の透明電極層に設けられた第2の絶縁層を更に含む、
 請求項20に記載の光電変換素子。







図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]