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1. (WO2018165303) APPAREIL, SYSTÈME ET PROCÉDÉ POUR CIRCUIT INTÉGRÉ
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N° de publication : WO/2018/165303 N° de la demande internationale : PCT/US2018/021347
Date de publication : 13.09.2018 Date de dépôt international : 07.03.2018
CIB :
G01R 31/02 (2006.01) ,G01R 31/317 (2006.01)
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
02
Essai des appareils, des lignes ou des composants électriques pour y déceler la présence de courts-circuits, de discontinuités, de fuites ou de connexions incorrectes de lignes
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317
Essai de circuits numériques
Déposants :
SRI INTERNATIONAL [US/US]; 333 Ravenswood Avenue Menlo Park, CA 94025, US
Inventeurs :
SITA, Richard; US
KANE, Michael, G.; US
Mandataire :
FERRILL, Thomas, S.; US
Données relatives à la priorité :
62/468,19807.03.2017US
Titre (EN) APPARATUS, SYSTEM, AND METHOD FOR AN INTEGRATED CIRCUIT
(FR) APPAREIL, SYSTÈME ET PROCÉDÉ POUR CIRCUIT INTÉGRÉ
Abrégé :
(EN) Manufacturing integrated circuits is discussed with steps as follows. Creating a wafer with a plurality of dies, where each die contains its own integrated circuit. Fabricating multiple instances of TAP circuitry located in a margin between dies of the wafer. Fabricating on the wafer one row of test pads and power pads per group of dies on the wafer, where the row of test pads and power pads is electrically connected and shared among all of the dies in the group. The test and power pads connect to a chain of TAP circuitry in order to supply operating power as well as testing data to verify the integrity of each die in that group of dies. Singulating the dies to create each instance of the integrated circuit, and during the singulation process, the TAP circuitry located in the margin between the dies is destroyed.
(FR) Cette invention concerne un procédé de fabrication de circuits intégrés comprenant les étapes ci-après. Une étape de création d'une tranche avec une pluralité de puces, chaque puce contenant son propre circuit intégré. Une étape de fabrication de multiples instances de circuits de port d'accès de test (TAP) disposées dans une marge entre les puces de la tranche. Une étape de fabrication sur la tranche d'une rangée de pastilles de test et de pastilles de puissance par groupe de puces sur la tranche, la rangée de pastilles de test et de pastilles de puissance étant connectée électriquement et partagée entre toutes les puces dans le groupe. Les pastilles de test et de puissance se connectent à une chaîne de circuits TAP afin de fournir une puissance de fonctionnement ainsi que des données de test pour vérifier l'intégrité de chaque puce dans ce groupe de puces. Le procédé selon l'invention comprend enfin une étape de séparation des puces pour créer chaque instance du circuit intégré, et pendant le processus de séparation, le circuit TAP situé dans la marge entre les puces est détruit.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)