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1. (WO2018164060) CIRCUIT DE DÉMULTIPLEXAGE, CIRCUIT DE MULTIPLEXAGE ET UNITÉ DE RELAIS DE CANALISEUR
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N° de publication : WO/2018/164060 N° de la demande internationale : PCT/JP2018/008347
Date de publication : 13.09.2018 Date de dépôt international : 05.03.2018
CIB :
H03H 17/00 (2006.01) ,H03H 17/02 (2006.01) ,H04J 1/05 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
H
RÉSEAUX D'IMPÉDANCES, p.ex. CIRCUITS RÉSONNANTS; RÉSONATEURS
17
Réseaux utilisant des techniques numériques
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
H
RÉSEAUX D'IMPÉDANCES, p.ex. CIRCUITS RÉSONNANTS; RÉSONATEURS
17
Réseaux utilisant des techniques numériques
02
Réseaux sélecteurs de fréquence
H ÉLECTRICITÉ
04
TECHNIQUE DE LA COMMUNICATION ÉLECTRIQUE
J
COMMUNICATION MULTIPLEX
1
Systèmes multiplex à division de fréquence
02
Détails
04
Dispositions à transposition de fréquence
05
utilisant les techniques numériques
Déposants :
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
Inventeurs :
竹本 裕太 TAKEMOTO, Yuta; JP
藤村 明憲 FUJIMURA, Akinori; JP
山本 裕一 YAMAMOTO, Yuichi; JP
Mandataire :
曾我 道治 SOGA, Michiharu; JP
梶並 順 KAJINAMI, Jun; JP
上田 俊一 UEDA, Shunichi; JP
Données relatives à la priorité :
2017-04166806.03.2017JP
Titre (EN) DEMULTIPLEXING CIRCUIT, MULTIPLEXING CIRCUIT, AND CHANNELIZER RELAY UNIT
(FR) CIRCUIT DE DÉMULTIPLEXAGE, CIRCUIT DE MULTIPLEXAGE ET UNITÉ DE RELAIS DE CANALISEUR
(JA) 分波回路、合波回路、およびチャネライザ中継器
Abrégé :
(EN) A demultiplexing circuit comprising a multi-stage demultiplexing circuit comprising a connection of a plurality of circuits. Each of the plurality of circuits includes a combination of a selector which selects any of input signals in accordance with a control signal and generates a plurality of output signals, and a frequency decimation circuit. The frequency decimation circuit receives an input of the plurality of output signals output from the selector, and generates an output signal by performing, in accordance with a control signal, a frequency conversion process, a low-pass filtering process, and a down-sampling process. The multi-stage demultiplexing circuit receives two or more reception signals as inputs, and, on the basis of the control signal, performs a demultiplexing process so that an output signal comprising an unused band portion will not be output to a later stage.
(FR) L’invention concerne un circuit de démultiplexage comprenant un circuit de démultiplexage multi-étage comprenant une connexion d'une pluralité de circuits. Chaque circuit de la pluralité de circuits comprend une combinaison d'un sélecteur qui sélectionne l'un quelconque des signaux d'entrée en fonction d'un signal de commande et génère une pluralité de signaux de sortie, et un circuit de décimation de fréquence. Le circuit de décimation de fréquence reçoit une entrée de la pluralité de signaux de sortie émis par le sélecteur, et génère un signal de sortie en effectuant, en fonction d'un signal de commande, un processus de conversion de fréquence, un processus de filtrage passe-bas et un processus de sous-échantillonnage. Le circuit de démultiplexage multi-étage reçoit au moins deux signaux de réception en tant qu'entrées, et, sur la base du signal de commande, effectue un processus de démultiplexage de telle sorte qu'un signal de sortie comprenant une partie de bande inutilisée ne sera pas délivré à un étage ultérieur.
(JA) 制御信号に応じて入力信号のいずれかを選択して複数の出力信号を生成するセレクタと、セレクタから出力された複数の出力信号を入力し、制御信号に応じて、周波数変換処理、ローパスフィルタ処理、およびダウンサンプリング処理を施して出力信号を生成する周波数デシメーション回路とを組合せた回路を、複数接続した多段分波回路を有し、多段分波回路は、2つ以上の受信信号を入力とし、制御信号に基づいて、未使用の帯域部分からなる出力信号が後段に出力されないように分波処理を実行する。
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)