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1. (WO2018163696) DISPOSITIF À SEMI-CONDUCTEURS
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N° de publication : WO/2018/163696 N° de la demande internationale : PCT/JP2018/004212
Date de publication : 13.09.2018 Date de dépôt international : 07.02.2018
CIB :
H01L 21/8238 (2006.01) ,H01L 21/336 (2006.01) ,H01L 27/088 (2006.01) ,H01L 27/092 (2006.01) ,H01L 29/786 (2006.01)
[IPC code unknown for H01L 21/8238][IPC code unknown for H01L 21/336][IPC code unknown for H01L 27/088][IPC code unknown for H01L 27/092][IPC code unknown for H01L 29/786]
Déposants :
三菱重工業株式会社 MITSUBISHI HEAVY INDUSTRIES, LTD. [JP/JP]; 東京都港区港南二丁目16番5号 16-5, Konan 2-Chome, Minato-ku, Tokyo 1088215, JP
国立研究開発法人宇宙航空研究開発機構 JAPAN AEROSPACE EXPLORATION AGENCY [JP/JP]; 東京都調布市深大寺東町七丁目44番地1 7-44-1, Jindaiji Higashi-machi, Chofu-shi, Tokyo 1828522, JP
Inventeurs :
松浦 大介 MATSUURA Daisuke; JP
成田 貴則 NARITA Takanori; JP
加藤 昌浩 KATO Masahiro; JP
小林 大輔 KOBAYASHI Daisuke; JP
廣瀬 和之 HIROSE Kazuyuki; JP
川崎 治 KAWASAKI Osamu; JP
梯 友哉 KAKEHASHI Yuya; JP
伊藤 大智 ITO Taichi; JP
Mandataire :
狩野 芳正 KARINO Yoshimasa; JP
Données relatives à la priorité :
2017-04651410.03.2017JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置
Abrégé :
(EN) An SOI device operation adjusting method provided with: (a) a step of obtaining a drain current-substrate bias voltage characteristic of an NMOS transistor when a source-gate voltage is 0 V; (b) a step of obtaining, from the drain current-substrate bias voltage characteristic, a lowest substrate bias voltage which is a lowest substrate bias voltage when the NMOS transistor turns on; (c) a step of determining an upper limit value of a substrate bias voltage of a PMOS transistor as being the voltage obtained by subtracting a p-n junction built-in potential from the lowest substrate bias voltage; and (d) a step of determining a positive voltage lower than the upper limit value for the substrate bias voltage of the PMOS transistor. The method achieves both a decrease in power consumption and maintenance of radiation resistance in an SOI device.
(FR) La présente invention concerne un procédé de réglage de fonctionnement de dispositif SOI qui comprend : (a) une étape consistant à obtenir une caractéristique de tension de polarisation de substrat de courant de drain d'un transistor NMOS lorsqu'une tension de grille-source est de 0 V ; (b) une étape consistant à obtenir, à partir de la caractéristique de tension de polarisation de substrat de courant de drain, une tension de polarisation de substrat la plus faible qui est une tension de polarisation de substrat la plus faible lorsque le transistor NMOS s'allume ; (c) une étape consistant à déterminer une valeur limite supérieure d'une tension de polarisation de substrat d'un transistor PMOS comme étant la tension obtenue par soustraction d'un potentiel intégré de jonction p-n à partir de la tension de polarisation de substrat la plus faible ; et (d) une étape consistant à déterminer une tension positive inférieure à la valeur limite supérieure pour la tension de polarisation de substrat du transistor PMOS. Le procédé permet à la fois une diminution de la consommation d'énergie et un maintien de la résistance aux rayonnements dans un dispositif SOI.
(JA) SOIデバイスの動作調整方法が、(a)ソース-ゲート間電圧が0Vである場合のNMOSトランジスタのドレイン電流-基板バイアス電圧特性を得るステップと、(b)ドレイン電流-基板バイアス電圧特性から、NMOSトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、(c)PMOSトランジスタの基板バイアス電圧の上限値を、該最低基板バイアス電圧からpn接合のビルトインポテンシャルを減じた電圧として決定するステップと、(d)PMOSトランジスタの基板バイアス電圧を、正電圧であり、且つ、上限値よりも低い電圧に決定するステップとを具備する。SOIデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現する。
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Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)