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1. (WO2018161839) STRUCTURE D'INTERCONNEXION D'UN DISPOSITIF DE MÉMOIRE TRIDIMENSIONNEL
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N° de publication : WO/2018/161839 N° de la demande internationale : PCT/CN2018/077741
Date de publication : 13.09.2018 Date de dépôt international : 01.03.2018
CIB :
H01L 27/11529 (2017.01)
[IPC code unknown for ERROR Code IPC incorrect: sous-groupe non valide (0=>999999)!]
Déposants :
YANGTZE MEMORY TECHNOLOGIES CO., LTD. [CN/CN]; Room 7018, No. 18, Huaguang Road Guandong Science and Technology Industrial Park East Lake High-Tech Development Zone Wuhan, Hubei 430074, CN
Inventeurs :
LU, Zhenyu; CN
SONG, Lidong; CN
LI, Yongna; CN
PAN, Feng; CN
YANG, Steve Weiyi; CN
SHI, Wenguang; CN
Mandataire :
北京永新同创知识产权代理有限公司 NTD UNIVATION INTELLECTUAL PROPERTY AGENCY LTD.; 中国北京市 东城区北三环东路36号北京环球贸易中心C座10层 10th Floor, Tower C, Beijing Global Trade Center, 36 North Third Ring Road East, Dongcheng District Beijing 100013, CN
Données relatives à la priorité :
201710134788.908.03.2017CN
Titre (EN) INTERCONNECT STRUCTURE OF THREE-DIMENSIONAL MEMORY DEVICE
(FR) STRUCTURE D'INTERCONNEXION D'UN DISPOSITIF DE MÉMOIRE TRIDIMENSIONNEL
Abrégé :
(EN) A 3D NAND memory device (200) includes a substrate (202), an alternating layer stack (216) including a staircase structure (212) on the substrate (202), and a barrier structure (124, 235) extending vertically through the alternating layer stack (216). The alternating layer stack (216) includes an alternating dielectric stack (214) and an alternating conductor/dielectric stack (210). The alternating dielectric stack (214) includes dielectric layer pairs enclosed by at least the barrier structure (124, 235). The alternating conductor/dielectric stack (210) includes conductor/dielectric layer pairs. The memory device (200) further includes a channel structure (218) and a slit structure (228) each extending vertically through the alternating conductor/dielectric stack (210), an etch stop layer (226) on an end of the channel structure (218), and first contacts. Each of a conductor layer (206) of the alternating conductor/dielectric stack (210) in the staircase structure (212), the etch stop layer (226), and the slit structure (228) is in contact with one of the first contacts.
(FR) La présente invention concerne un dispositif de mémoire NON-ET 3D (200) comprenant : un substrat (202) ; un empilement de couches alternées (216) présentant une structure en escalier (212) sur le substrat (202) ; et une structure barrière (124, 235) s'étendant verticalement dans l'empilement de couches alternées (216). L'empilement de couches alternées (216) comprend un empilement diélectrique alterné (214) et un empilement conducteur/diélectrique alterné (210). L'empilement diélectrique alterné (214) comprend des paires de couches diélectriques enserrées au moins par la structure barrière (124, 235). L'empilement conducteur/diélectrique alterné (210) comprend des paires de couches conductrices/diélectriques. Le dispositif de mémoire (200) comprend en outre : une structure de canal (218) et une structure de fente (228) s'étendant chacune verticalement dans l'empilement conducteur/diélectrique alterné (210) ; une couche d'arrêt de gravure (226) sur une extrémité de la structure de canal (218) ; et des premiers contacts. Une couche conductrice (206) de l'empilement conducteur/diélectrique alterné (210) dans la structure en escalier (212), la couche d'arrêt de gravure (226) et la structure de fente (228) sont en contact avec un contact parmi les premiers contacts.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)