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1. (WO2018160332) NŒUD DE MATÉRIEL AVEC BRIQUES DE MULTIPLICATION DE MATRICE-VECTEUR POUR TRAITEMENT DE RÉSEAU NEURONAL
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N° de publication : WO/2018/160332 N° de la demande internationale : PCT/US2018/017311
Date de publication : 07.09.2018 Date de dépôt international : 08.02.2018
CIB :
G06N 3/04 (2006.01) ,G06F 9/48 (2006.01) ,G06N 3/063 (2006.01) ,H03K 19/177 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
N
SYSTÈMES DE CALCULATEURS BASÉS SUR DES MODÈLES DE CALCUL SPÉCIFIQUES
3
Systèmes de calculateurs basés sur des modèles biologiques
02
utilisant des modèles de réseaux neuronaux
04
Architecture, p.ex. topologie d'interconnexion
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
46
Dispositions pour la multiprogrammation
48
Lancement de programmes; Changement de programmes, p.ex. par interruption
G PHYSIQUE
06
CALCUL; COMPTAGE
N
SYSTÈMES DE CALCULATEURS BASÉS SUR DES MODÈLES DE CALCUL SPÉCIFIQUES
3
Systèmes de calculateurs basés sur des modèles biologiques
02
utilisant des modèles de réseaux neuronaux
06
Réalisation physique, c. à d. mise en oeuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurones
063
utilisant des moyens électroniques
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
K
TECHNIQUE DE L'IMPULSION
19
Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
02
utilisant des éléments spécifiés
173
utilisant des circuits logiques élémentaires comme composants
177
disposés sous forme matricielle
Déposants :
MICROSOFT TECHNOLOGY LICENSING, LLC [US/US]; One Microsoft Way Redmond, Washington 98052-6399, US
Inventeurs :
FOWERS, Jeremy; US
CHUNG, Eric S.; US
Mandataire :
MINHAS, Sandip S.; US
CHEN, Wei-Chen Nicholas; US
DRAKOS, Katherine J.; US
HINOJOSA, Brianna L.; US
HOLMES, Danielle J.; US
SWAIN, Cassandra T.; US
WONG, Thomas S.; US
CHOI, Daniel; US
HWANG, William C.; US
WIGHT, Stephen A.; US
CHATTERJEE, Aaron C.; US
Données relatives à la priorité :
15/637,60829.06.2017US
62/465,06328.02.2017US
Titre (EN) HARDWARE NODE WITH MATRIX-VECTOR MULTIPLY TILES FOR NEURAL NETWORK PROCESSING
(FR) NŒUD DE MATÉRIEL AVEC BRIQUES DE MULTIPLICATION DE MATRICE-VECTEUR POUR TRAITEMENT DE RÉSEAU NEURONAL
Abrégé :
(EN) Hardware and methods for neural network processing are provided. A method in a system comprising a plurality of nodes, where each node comprises a plurality of tiles, is provided. The method includes receiving an N by M matrix of coefficients configured to control a neural network model. The method includes storing a first row and a second row of the N by M matrix of coefficients in a first and a second on-chip memories incorporated within a first and a second of the plurality of tiles. The method includes processing the first row of the coefficients and a first set of input vectors using a first compute unit incorporated within the first of the plurality of tiles. The method includes processing the second row of the coefficients and a second set of input vectors using a second compute unit incorporated within the second of the plurality of tiles.
(FR) L'invention concerne un matériel et des procédés de traitement de réseau neuronal. Un procédé est mis en œuvre dans un système comprenant une pluralité de nœuds, chaque nœud comprenant une pluralité de briques. Le procédé comprend la réception d'une matrice N par M de coefficients configurée pour commander un modèle de réseau neuronal. Le procédé comprend le stockage d'une première ligne et d'une deuxième ligne de la matrice N par M de coefficients dans une première et une deuxième mémoire sur puce incorporée à l'intérieur d'une première et d'une deuxième brique de la pluralité de briques. Le procédé comprend le traitement de la première ligne des coefficients et d'un premier ensemble de vecteurs d'entrée en utilisant une première unité de calcul incorporée dans la première de la pluralité de briques. Le procédé comprend le traitement de la deuxième ligne des coefficients et d'un deuxième ensemble de vecteurs d'entrée en utilisant une deuxième unité de calcul incorporée dans la deuxième de la pluralité de briques.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)