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1. (WO2018144743) MATRICES MÉMOIRE ET PROCÉDÉ DE FORMATION DE MATRICES MÉMOIRE
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N° de publication : WO/2018/144743 N° de la demande internationale : PCT/US2018/016468
Date de publication : 09.08.2018 Date de dépôt international : 01.02.2018
CIB :
H01L 27/11519 (2017.01) ,H01L 27/11524 (2017.01) ,H01L 27/11529 (2017.01) ,H01L 27/11565 (2017.01) ,H01L 27/11568 (2017.01) ,H01L 27/1157 (2017.01)
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Déposants :
MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way Boise, ID 83716, US
Inventeurs :
DAYCOCK, David; US
HILL, Richard, J.; US
LARSEN, Christopher; US
KIM, Woohee; US
DORHOUT, Justin, B.; US
LOWE, Brett, D.; US
HOPKINS, John, D.; US
TAO, Qian; US
CASEY, Barbara, L.; US
Mandataire :
TAYLOR, Jennifer, J.; US
Données relatives à la priorité :
15/422,33501.02.2017US
Titre (EN) MEMORY ARRAYS, AND METHODS OF FORMING MEMORY ARRAYS
(FR) MATRICES MÉMOIRE ET PROCÉDÉ DE FORMATION DE MATRICES MÉMOIRE
Abrégé :
(EN) Some embodiments include a memory array which has a vertical stack of alternating insulative levels and wordline levels. The wordline levels have terminal ends corresponding to control gate regions. Charge-trapping material is along the control gate regions of the wordline levels and not along the insulative levels. The charge-trapping material is spaced from the control gate regions by charge-blocking material. Channel material extends vertically along the stack and is laterally spaced from the charge-trapping material by dielectric material. Some embodiments include methods of forming NAND memory arrays.
(FR) Certains modes de réalisation de la présente invention comprennent une matrice mémoire qui a un empilement vertical de niveaux d'isolation alternés et de niveaux de ligne de mots. Les niveaux de ligne de mots ont des extrémités de borne correspondant à des régions de grille de commande. Le matériau de piégeage de charge se trouve le long des régions de grille de commande des niveaux de ligne de mots et non le long des niveaux isolants. Le matériau de piégeage de charge est espacé des régions de grille de commande par un matériau de blocage de charge. Le matériau de canal s'étend verticalement le long de l'empilement et est latéralement espacé du matériau de piégeage de charge par un matériau diélectrique. Certains modes de réalisation de la présente invention concernent des procédés de formation de matrices mémoire NAND.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)