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1. (WO2018144408) EXÉCUTION SIMULTANÉE DE PLUSIEURS PROGRAMMES SUR UN CŒUR DE PROCESSEUR
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N° de publication : WO/2018/144408 N° de la demande internationale : PCT/US2018/015816
Date de publication : 09.08.2018 Date de dépôt international : 30.01.2018
CIB :
G06F 9/30 (2018.01) ,G06F 9/38 (2018.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
30
Dispositions pour exécuter des instructions machine, p.ex. le décodage des instructions
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
30
Dispositions pour exécuter des instructions machine, p.ex. le décodage des instructions
38
Exécution simultanée d'instructions
Déposants :
MICROSOFT TECHNOLOGY LICENSING, LLC [US/US]; One Microsoft Way Redmond, Washington 98052-6399, US
Inventeurs :
GUPTA, Gagan; US
BURGER, Douglas C.; US
Mandataire :
MINHAS, Sandip S.; US
CHEN, Wei-Chen Nicholas; US
DRAKOS, Katherine J.; US
HINOJOSA, Brianna L.; US
HOLMES, Danielle J.; US
SWAIN, Cassandra T.; US
WONG, Thomas S.; US
CHOI, Daniel; US
HWANG, William C.; US
WIGHT, Stephen A.; US
CHATTERJEE, Aaron C.; US
Données relatives à la priorité :
15/425,63206.02.2017US
Titre (EN) EXECUTING MULTIPLE PROGRAMS SIMULTANEOUSLY ON A PROCESSOR CORE
(FR) EXÉCUTION SIMULTANÉE DE PLUSIEURS PROGRAMMES SUR UN CŒUR DE PROCESSEUR
Abrégé :
(EN) Systems and methods are disclosed for allocating resources to contexts in block-based processor architectures. In one example of the disclosed technology, a processor is configured to spatially allocate resources between multiple contexts being executed by the processor, including caches, functional units, and register files. In a second example of the disclosed technology, a processor is configured to temporally allocate resources between multiple contexts, for example, on a clock cycle basis, including caches, register files, and branch predictors. Each context is guaranteed access to its allocated resources to avoid starvation from contexts competing for resources of the processor. A results buffer can be used for folding larger instruction blocks into portions that can be mapped to smaller-sized instruction windows. The results buffer stores operand results that can be passed to subsequent portions of an instruction block.
(FR) La présente invention concerne des systèmes et des procédés d'affectation de ressources à des contextes dans des architectures de processeurs à base de blocs. Dans un exemple de la technologie décrite, un processeur est configuré afin d'affecter spatialement des ressources entre plusieurs contextes qui sont exécutés par le processeur, comprenant des caches, des unités fonctionnelles et des fichiers de registre. Dans un second exemple de la technologie décrite, un processeur est configuré afin d'affecter temporairement des ressources entre plusieurs contextes, par exemple, sur une base de cycle d'horloge, comprenant des caches, des fichiers de registre et des prédicteurs de branche. L'accès de chaque contexte à ses ressources affectées est garanti afin d'éviter une insuffisance de contextes en concurrence pour des ressources du processeur. Un tampon de résultats peut être utilisé pour raccourcir des blocs d'instructions plus grands en des parties qui peuvent être mises en correspondance avec des fenêtres d'instructions de taille inférieure. Le tampon de résultats stocke des résultats d'opérande qui peuvent être transmis à des parties subséquentes d'un bloc d'instructions.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)