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1. (WO2018144346) ARCHITECTURE DE DISPOSITIF À GRILLE ENVELOPPANTE COMPRENANT UNE TECHNIQUE DE LIAISON DE TRANCHE HYBRIDE
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N° de publication : WO/2018/144346 N° de la demande internationale : PCT/US2018/015534
Date de publication : 09.08.2018 Date de dépôt international : 26.01.2018
CIB :
H01L 29/775 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/10 (2006.01) ,B82Y 10/00 (2011.01) ,H01L 29/423 (2006.01) ,H01L 29/78 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
775
avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
02
Corps semi-conducteurs
06
caractérisés par leur forme; caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
02
Corps semi-conducteurs
06
caractérisés par leur forme; caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
10
avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
B TECHNIQUES INDUSTRIELLES; TRANSPORTS
82
NANOTECHNOLOGIE
Y
UTILISATION OU APPLICATIONS SPÉCIFIQUES DES NANOSTRUCTURES; MESURE OU ANALYSE DES NANOSTRUCTURES; FABRICATION OU TRAITEMENT DES NANOSTRUCTURES
10
Nanotechnologie pour le traitement, le stockage ou la transmission d’informations, p.ex. calcul quantique ou logique à un électron
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
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Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
40
Electrodes
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caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
423
ne transportant pas le courant à redresser, à amplifier ou à commuter
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
Déposants :
ADVANCED MICRO DEVICES, INC. [US/US]; 2485 Augustine Drive Santa Clara, California 95054, US
Inventeurs :
SCHULTZ, Richard T.; US
Mandataire :
RANKIN, Rory, D; US
Données relatives à la priorité :
15/421,15731.01.2017US
Titre (EN) GATE ALL AROUND DEVICE ARCHITECTURE WITH HYBRID WAFER BOND TECHNIQUE
(FR) ARCHITECTURE DE DISPOSITIF À GRILLE ENVELOPPANTE COMPRENANT UNE TECHNIQUE DE LIAISON DE TRANCHE HYBRIDE
Abrégé :
(EN) A system and method for fabricating non-planar nanowire field-effect transistors, while managing semiconductor processing yield and cost are described. The process forms a stack of alternating semiconductor layers (110, 115; Fig. 1). A trench is etched and filled with at least a silicon dioxide layer (Fig. 2), preferably also a silicon nitride layer, with a length at least that of a device channel length while being bounded by sites for a source region and a drain region. The process places a second silicon substrate (305) on top of both the oxide layer in the trench and the top-most semiconducting layer of the stack (Fig. 3). The two surfaces making contact by wafer bonding use the same type of semiconducting layer. The device is flipped such that the first substrate and the stack are on top of the second substrate. The stack is patterned into a fin and then one type of alternating layers (110 or 115) is removed to form nanowires.The process ends with the formation of the gate stack.
(FR) La présente invention concerne un système et un procédé permettant de fabriquer des transistors à effet de champ à nanofils non planaires, tout en gérant un rendement et un coût de traitement de semi-conducteur. Le procédé consiste à former une pile de couches semi-conductrices alternées (110, 115 ; Fig. 1). Une tranchée est gravée et remplie d'au moins une couche de dioxyde de silicium (Fig. 2), de préférence également une couche de nitrure de silicium, ayant une longueur au moins égale à celle d'une longueur de canal de dispositif tout en étant délimitée par des sites destinés à une région de source et une région de drain. Le procédé consiste ensuite à placer un second substrat de silicium (305) au-dessus de la couche d'oxyde dans la tranchée et de la couche semi-conductrice la plus élevée de la pile (Fig. 3). Les deux surfaces entrant en contact par liaison de tranche utilisent le même type de couche semi-conductrice. Le dispositif est retourné de telle sorte que le premier substrat et la pile se trouvent au-dessus du second substrat. La pile est modelée en une ailette, puis un type de couches alternées (110 ou 115) est éliminé pour former des nanofils. Le procédé se termine par la formation de la pile de grille.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)