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1. (WO2018144111) DÉSÉLECTION SÉQUENTIELLE DE LIGNES DE MOTS POUR SUPPRIMER UN PREMIER PROBLÈME DE LECTURE
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N° de publication : WO/2018/144111 N° de la demande internationale : PCT/US2017/063420
Date de publication : 09.08.2018 Date de dépôt international : 28.11.2017
CIB :
G11C 16/08 (2006.01) ,G11C 16/30 (2006.01) ,G11C 16/34 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
06
Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
08
Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
06
Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
30
Circuits d'alimentation
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
16
Mémoires mortes programmables effaçables
02
programmables électriquement
06
Circuits auxiliaires, p.ex. pour l'écriture dans la mémoire
34
Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
Déposants :
SANDISK TECHNOLOGIES LLC [US/US]; 6900 DALLAS PARKWAY, SUITE 325 PLANO, Texas 75024, US
Inventeurs :
MITSUHIRA, Noriyuki; US
LAI, Chun-Hung; US
Mandataire :
MAGEN, Burt; US
Données relatives à la priorité :
15/422,80302.02.2017US
Titre (EN) SEQUENTIAL DESELECTION OF WORD LINES FOR SUPPRESSING FIRST READ ISSUE
(FR) DÉSÉLECTION SÉQUENTIELLE DE LIGNES DE MOTS POUR SUPPRIMER UN PREMIER PROBLÈME DE LECTURE
Abrégé :
(EN) Systems and methods for reducing trapped electrons within a NAND string are described. During a sensing operation, one or more control circuits may discharge or initiate discharge of control gates corresponding with contiguous memory cell transistors of a NAND string from a read pass voltage (e.g., 10V) to a second voltage less than the pass voltage (e.g., 2V) in an order starting from a first set of the contiguous memory cell transistors closest to the first end of the NAND string and ending with a second set of the contiguous memory cell transistors closest to the second end of the NAND string. Subsequently, the one or more control circuits may either concurrently or simultaneously discharge the control gates corresponding with the contiguous memory cell transistors from the second voltage to a third voltage less than the intermediate voltage (e.g., from 2V to 0V).
(FR) L'invention concerne des systèmes et des procédés de réduction d'électrons piégés dans une chaîne NON-ET. Pendant une opération de détection, un ou plusieurs circuits de commande peuvent décharger ou initier la décharge de grilles de commande correspondant à des transistors de cellule de mémoire contigus d'une chaîne NON-ET à partir d'une tension de passage de lecture (par exemple, 10V) à une seconde tension inférieure à la tension de passage (par exemple, 2V) dans un ordre commençant à partir d'un premier ensemble des transistors de cellule de mémoire contigus le plus proche de la première extrémité de la chaîne NON-ET et se terminant par un second ensemble des transistors de cellule de mémoire contigus les plus proches de la seconde extrémité de la chaîne NON-ET. Ensuite, le ou les circuits de commande peuvent soit décharger parallèlement ou simultanément les grilles de commande correspondant aux transistors de cellule de mémoire contigus de la seconde tension à une troisième tension inférieure à la tension intermédiaire (par exemple, de 2V à 0V).
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)