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1. (WO2018143037) SUBSTRAT AYANT UN CÂBLAGE ET PROCÉDÉ DE FORMATION DE CÂBLAGE
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N° de publication : WO/2018/143037 N° de la demande internationale : PCT/JP2018/002196
Date de publication : 09.08.2018 Date de dépôt international : 25.01.2018
CIB :
H01L 23/12 (2006.01) ,H05K 1/11 (2006.01) ,H05K 1/18 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
12
Supports, p.ex. substrats isolants non amovibles
H ÉLECTRICITÉ
05
TECHNIQUES ÉLECTRIQUES NON PRÉVUES AILLEURS
K
CIRCUITS IMPRIMÉS; ENVELOPPES OU DÉTAILS DE RÉALISATION D'APPAREILS ÉLECTRIQUES; FABRICATION D'ENSEMBLES DE COMPOSANTS ÉLECTRIQUES
1
Circuits imprimés
02
Détails
11
Eléments imprimés pour réaliser des connexions électriques avec ou entre des circuits imprimés
H ÉLECTRICITÉ
05
TECHNIQUES ÉLECTRIQUES NON PRÉVUES AILLEURS
K
CIRCUITS IMPRIMÉS; ENVELOPPES OU DÉTAILS DE RÉALISATION D'APPAREILS ÉLECTRIQUES; FABRICATION D'ENSEMBLES DE COMPOSANTS ÉLECTRIQUES
1
Circuits imprimés
18
Circuits imprimés associés structurellement à des composants électriques non imprimés
Déposants :
東レエンジニアリング株式会社 TORAY ENGINEERING CO., LTD. [JP/JP]; 東京都中央区八重洲1丁目3番22号(八重洲龍名館ビル) Yaesu Ryumeikan Bldg., 3-22, Yaesu 1-chome, Chuo-ku, Tokyo 1030028, JP
Inventeurs :
友枝 哲 TOMOEDA, Satoshi; JP
新井 義之 ARAI, Yoshiyuki; JP
獅野 和幸 Shishino, Kazuyuki; JP
Données relatives à la priorité :
2017-01548131.01.2017JP
Titre (EN) SUBSTRATE HAVING WIRING AND METHOD FOR FORMING WIRING
(FR) SUBSTRAT AYANT UN CÂBLAGE ET PROCÉDÉ DE FORMATION DE CÂBLAGE
(JA) 配線付き基板および配線形成方法
Abrégé :
(EN) Provided are a substrate having wiring and a method for forming wiring with which it is possible to easily control the length of wiring that links together face-up chips and to form wiring. Specifically, provided is a substrate 1 having wiring in which an electrode terminal 11a of a first chip 11 provided on a substrate and an electrode terminal 12a of a second chip 12 are connected by wiring 21, wherein: the substrate 1 having wiring has a first underlayer 31 provided between a substrate W and the first chip 11, a second underlayer 32 provided between the substrate W and the second chip 12, and a linking layer 41 that has a flat surface on the obverse surface thereof and links the first chip 11 and the second chip 12; a connection position between the wiring 21 and the electrode terminal 11a of the first chip 11 mounted on the first underlayer 31, a connection position between the wiring 21 and the electrode terminal 12a of the second chip 12 mounted on the second underlayer 32, and the flat surface of the linking layer 41 are located on the same plane; and the wiring 21 is formed through the flat surface of the linking layer 41.
(FR) L'invention concerne un substrat ayant un câblage et un procédé pour former un câblage avec lequel il est possible de contrôler facilement la longueur de câblage qui relie ensemble des puces de type face-up et de former un câblage. Plus précisément, l'invention concerne un substrat 1 ayant un câblage dans lequel une borne d'électrode 11a d'une première puce 11 disposée sur un substrat et une borne d'électrode 12a d'une seconde puce 12 sont connectées par câblage 21, le substrat 1 ayant un câblage ayant une première sous-couche 31 disposée entre un substrat W et la première puce 11, une seconde sous-couche 32 disposée entre le substrat W et la seconde puce 12, et une couche de liaison 41 qui a une surface plate sur sa surface avers et reliant la première puce 11 et la seconde puce 12; une position de connexion entre le câblage 21 et la borne d'électrode 11a de la première puce 11 montée sur la première sous-couche 31, une position de connexion entre le câblage 21 et la borne d'électrode 12a de la seconde puce 12 montée sur la seconde sous-couche 32, et la surface plate de la couche de liaison 41 sont situées sur le même plan; et le câblage 21 est formé à travers la surface plate de la couche de liaison 41.
(JA) フェイスアップのチップ同士を連絡する配線の長さを容易に制御して配線を形成することが可能な配線付き基板および配線形成方法を提供する。具体的には、基板上に設けられた第1のチップ11の電極端子11aと第2のチップ12の電極端子12aとが配線21で接続された配線付き基板1であって、基板Wと第1のチップ11の間に設けられた第1の下地層31と、基板Wと第2のチップ12の間に設けられた第2の下地層32と、表面に平坦面を有し第1のチップ11と第2のチップ12とを連絡する連絡層41と、を有し、第1の下地層31に実装された第1のチップ11の電極端子11aと配線21との接続位置と第2の下地層32に実装された第2のチップ12の電極端子12aと配線21との接続位置、および連絡層41の平坦面とが同一平面上にあり、配線21が連絡層41の平坦面を経由して形成されている。
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)