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1. (WO2018141362) DOMAINE TECHNIQUE DES CONVERTISSEURS ANALOGIQUE-NUMÉRIQUE D'INTERPOLATION À DOUBLE DÉBIT DE DONNÉES
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N° de publication : WO/2018/141362 N° de la demande internationale : PCT/EP2017/052025
Date de publication : 09.08.2018 Date de dépôt international : 31.01.2017
CIB :
H03M 1/20 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
M
CODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
1
Conversion analogique/numérique; Conversion numérique/analogique
12
Convertisseurs analogiques/numériques
20
Augmentation de la résolution par l'utilisation d'un système à n bits pour obtenir n+m bits, p.ex. par addition d'un signal aléatoire
Déposants :
KOLI, Kimmo [FI/SE]; SE (US)
HUAWEI TECHNOLOGIES CO., LTD. [CN/CN]; Huawei Administration Building Bantian Longgang District Shenzhen, Guangdong 518129, CN
Inventeurs :
KOLI, Kimmo; SE
Mandataire :
KREUZ, Georg; DE
Données relatives à la priorité :
Titre (EN) DOUBLE DATA RATE INTERPOLATING ANALOG TO DIGITAL CONVERTER TECHNICAL FIELD
(FR) DOMAINE TECHNIQUE DES CONVERTISSEURS ANALOGIQUE-NUMÉRIQUE D'INTERPOLATION À DOUBLE DÉBIT DE DONNÉES
Abrégé :
(EN) A double data rate comparator includes a double data rate comparator core, the comparator core configured to compare a voltage of an input signal to a reference signal during each of a rising edge and a falling edge in a single clock cycle of a clock input to the comparator core; and a double data rate set-reset flip flop circuit, the set-reset flip flop circuit comprising a set input and 5 a reset input connected to respective outputs of the double data rate comparator core, the set-reset flip flop circuit configured to perform a set-reset operation during the rising edge in the single clock cycle and the falling edge in the single clock cycle.
(FR) Selon l'invention, un comparateur à double débit de données comprend un cœur de comparateur à double débit de données, le cœur de comparateur étant configuré pour comparer une tension d'un signal d'entrée avec un signal de référence pendant chaque front parmi un front montant et un front descendant dans un cycle d'horloge unique d'une entrée d'horloge dans le cœur de comparateur; et un circuit de bascule RS à double débit de données, le circuit de bascule RS comprenant une entrée (S) d'activation et une entrée (R) de réinitialisation connectées à des sorties respectives du cœur de comparateur à double débit de données, le circuit de bascule RS étant configuré pour effectuer une opération d'activation-réinitialisation pendant le front montant dans le cycle d'horloge unique et le front descendant dans le cycle d'horloge unique.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)