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1. (WO2018141359) QUANTIFICATEUR D'INTERPOLATION TEMPORELLE À DOUBLE DÉBIT DE DONNÉES PRÉSENTANT UN BRUIT DE RECUL RÉDUIT
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N° de publication : WO/2018/141359 N° de la demande internationale : PCT/EP2017/052021
Date de publication : 09.08.2018 Date de dépôt international : 31.01.2017
CIB :
H03M 1/20 (2006.01) ,H03M 1/08 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
M
CODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
1
Conversion analogique/numérique; Conversion numérique/analogique
12
Convertisseurs analogiques/numériques
20
Augmentation de la résolution par l'utilisation d'un système à n bits pour obtenir n+m bits, p.ex. par addition d'un signal aléatoire
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
M
CODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
1
Conversion analogique/numérique; Conversion numérique/analogique
06
Compensation ou prévention continue de l'influence indésirable de paramètres physiques
08
du bruit
Déposants :
KOLI, Kimmo [FI/SE]; SE (US)
HUAWEI TECHNOLOGIES CO., LTD. [CN/CN]; Huawei Administration Building Bantian Longgang District Shenzhen, Guangdong 518129, CN
Inventeurs :
KOLI, Kimmo; SE
Mandataire :
KREUZ, Georg; DE
Données relatives à la priorité :
Titre (EN) A DOUBLE DATA RATE TIME INTERPOLATING QUANTIZER WITH REDUCED KICKBACK NOISE
(FR) QUANTIFICATEUR D'INTERPOLATION TEMPORELLE À DOUBLE DÉBIT DE DONNÉES PRÉSENTANT UN BRUIT DE RECUL RÉDUIT
Abrégé :
(EN) A flash ADC includes a first, second, and third double data rate comparator core configured to determine a relative voltage of a first differential input signal during each of a rising edge and a falling edge in a single clock cycle of a comparator clock input to the comparator core. An inverted comparator clock coupled to the third comparator core reduces kickback noise. The ADC includes a first and a second floating voltage reference configured to shift a voltage of a differential comparator input by a fixed amount, and produce the first and second differential input signal. The third comparator core is cross coupled between the first and second comparator core.
(FR) Un CAN flash comprend un premier, un deuxième et un troisième noyau de comparateur à double débit de données configurés pour déterminer une tension relative d'un premier signal d'entrée différentiel pendant chacun d'un front montant et d'un front descendant dans un seul cycle d'horloge d'une entrée d'horloge de comparateur au noyau de comparateur. Une horloge de comparateur inversée couplée au troisième noyau de comparateur réduit le bruit de recul. Le CAN comprend une première et une deuxième référence de tension flottante configurées pour décaler la tension d'une entrée de comparateur différentielle par une quantité fixe, et produire les premier et deuxième signaux d'entrée différentielle. Le troisième noyau de comparateur est couplé de manière croisée entre le premier et le deuxième noyaux de comparateur.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)