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1. (WO2018140948) STRUCTURES INTÉGRÉES, RÉSEAUX DE MÉMOIRES NAND ET PROCÉDÉS DE FORMATION DE STRUCTURES INTÉGRÉES
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N° de publication : WO/2018/140948 N° de la demande internationale : PCT/US2018/015962
Date de publication : 02.08.2018 Date de dépôt international : 30.01.2018
CIB :
H01L 27/11556 (2017.01) ,H01L 27/11519 (2017.01) ,H01L 27/11524 (2017.01) ,H01L 27/11529 (2017.01)
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Déposants :
MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way Boise, ID 83716, US
Inventeurs :
HOPKINS, John, D.; US
DAYCOCK, David; US
Mandataire :
MATKIN, Mark, S.; US
SHAURETTE, James, D.; US
GRZELAK, Keith, D.; US
LATWESEN, David, G.; US
HENDRICKSEN, Mark, W.; US
Données relatives à la priorité :
15/419,81330.01.2017US
Titre (EN) INTEGRATED STRUCTURES, NAND MEMORY ARRAYS, AND METHODS OF FORMING INTEGRATED STRUCTURES
(FR) STRUCTURES INTÉGRÉES, RÉSEAUX DE MÉMOIRES NAND ET PROCÉDÉS DE FORMATION DE STRUCTURES INTÉGRÉES
Abrégé :
(EN) Some embodiments include an integrated structure having a vertical stack of alternating insulative levels and conductive levels. The conductive levels include primary regions of a first vertical thickness, and terminal projections of a second vertical thickness which is greater than the first vertical thickness. Charge-blocking material is adjacent the terminal projections. Charge-storage material is adjacent the charge- blocking material. Gate-dielectric material is adjacent the charge-storage material. Channel material is adjacent the gate-dielectric material. Some embodiments include NAND memory arrays. Some embodiments include methods of forming integrated structures.
(FR) Certains modes de réalisation de la présente invention comprennent une structure intégrée ayant un empilement vertical de niveaux isolants alternés et de niveaux conducteurs. Les niveaux conducteurs comprennent des régions primaires d'une première épaisseur verticale, et des projections terminales d'une seconde épaisseur verticale qui est supérieure à la première épaisseur verticale. Un matériau de blocage de charges est adjacent aux projections terminales. Un matériau de stockage de charges est adjacent au matériau de blocage de charges. Le matériau diélectrique de grille est adjacent au matériau de stockage de charges. Le matériau de canal est adjacent au matériau diélectrique de grille. Certains modes de réalisation comprennent des réseaux de mémoire NAND. Certains modes de réalisation de la présente invention incluent des procédés de formation de structures intégrées.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)