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1. (WO2018139450) SUBSTRAT À MATRICE ACTIVE ET DISPOSITIF D'AFFICHAGE L'UTILISANT
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N° de publication : WO/2018/139450 N° de la demande internationale : PCT/JP2018/001983
Date de publication : 02.08.2018 Date de dépôt international : 23.01.2018
CIB :
G09F 9/30 (2006.01) ,G02F 1/1368 (2006.01) ,H01L 29/786 (2006.01) ,H01L 51/50 (2006.01)
Déposants : SHARP KABUSHIKI KAISHA[JP/JP]; 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
Inventeurs : HUNG Meng-Yi; --
YAGI Toshifumi; --
Mandataire : OKUDA Seiji; JP
Données relatives à la priorité :
2017-01283827.01.2017JP
Titre (EN) ACTIVE MATRIX SUBSTRATE AND DISPLAY DEVICE USING SAME
(FR) SUBSTRAT À MATRICE ACTIVE ET DISPOSITIF D'AFFICHAGE L'UTILISANT
(JA) アクティブマトリクス基板およびそれを用いた表示装置
Abrégé : front page image
(EN) Provided is an active matrix substrate comprising: a periphery circuit (GD(1)) that includes a first TFT (T5) arranged in a non-display region and a capacitor unit (CAP(1)); and a lower transparent electrode and an upper transparent electrode arranged in respective pixels, the active matrix substrate further comprising a gate metal layer (M1) that includes a first TFT gate electrode, a source metal layer (M2) that includes a first TFT source electrode, a lower transparent conductive layer (M3) that is located above the gate metal layer and the source metal layer and includes the lower transparent electrode, and an upper transparent conductive layer (M4) that includes the upper transparent electrode, wherein the capacitor unit includes a first capacitor (Ca) that has a first lower capacitor electrode (21) formed on the lower transparent conductive layer, a first upper capacitor electrode (23) formed on the upper transparent conductive layer, and a part of a dielectric layer (17) located between these capacitor electrodes.
(FR) La présente invention concerne un substrat de matrice active comprenant : un circuit périphérique (GD(1)) qui comprend un premier TFT (T5) disposé dans une région de non-affichage ainsi qu'une unité de condensateur (CAP(1)) ; et une électrode transparente inférieure ainsi qu'une électrode transparente supérieure agencées dans des pixels respectifs, le substrat de matrice active comprenant en outre une couche de métal de grille (M1) qui comprend une première électrode de grille TFT, une couche de métal source (M2) qui comprend une première électrode source TFT, une couche conductrice transparente inférieure (M3) qui est située au-dessus de la couche de métal de grille et de la couche de métal source et qui comprend l'électrode transparente inférieure et une couche conductrice transparente supérieure (M4) qui comprend l'électrode transparente supérieure, l'unité de condensateur comprenant un premier condensateur (Ca) doté d'une première électrode de condensateur inférieure (21) formée sur la couche conductrice transparente inférieure, d'une première électrode de condensateur supérieure (23) formée sur la couche conductrice transparente supérieure et d'une partie d'une couche diélectrique (17) située entre ces électrodes de condensateur.
(JA) アクティブマトリクス基板は、非表示領域に配置された第1のTFT(T5)と容量部(CAP(1))とを含む周辺回路(GD(1))と、各画素に配置された下部透明電極および上部透明電極とを備え、第1のTFTのゲート電極を含むゲートメタル層(M1)と、第1のTFTのソース電極を含むソースメタル層(M2)と、ゲートメタル層およびソースメタル層よりも上方に位置し、下部透明電極を含む下部透明導電層(M3)と、上部透明電極を含む上部透明導電層(M4)とを有し、容量部は、下部透明導電層に形成された第1下部容量電極(21)と、上部透明導電層に形成された第1上部容量電極(23)と、誘電体層(17)のうちこれらの容量電極の間に位置する部分とを有する第1容量(Ca)を含む。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)