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1. (WO2018139223) DISPOSITIF DE TRAITEMENT D'INFORMATIONS, PROGRAMME DE COMMANDE ET PROCÉDÉ DE TRAITEMENT D'INFORMATIONS
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N° de publication : WO/2018/139223 N° de la demande internationale : PCT/JP2018/000743
Date de publication : 02.08.2018 Date de dépôt international : 15.01.2018
CIB :
G11C 29/00 (2006.01) ,G06F 12/00 (2006.01) ,G06F 12/02 (2006.01) ,G06F 12/08 (2016.01) ,G06F 12/0868 (2016.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
29
Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12
Accès, adressage ou affectation dans des systèmes ou des architectures de mémoire
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12
Accès, adressage ou affectation dans des systèmes ou des architectures de mémoire
02
Adressage ou affectation; Réadressage
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12
Accès, adressage ou affectation dans des systèmes ou des architectures de mémoire
02
Adressage ou affectation; Réadressage
08
dans des systèmes de mémoires hiérarchiques, p.ex. systèmes de mémoire virtuelle
[IPC code unknown for G06F 12/0868]
Déposants :
富士通株式会社 FUJITSU LIMITED [JP/JP]; 神奈川県川崎市中原区上小田中4丁目1番1号 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP
Inventeurs :
風間 哲 KAZAMA, Satoshi; JP
Mandataire :
向山 直樹 MUKOUYAMA, Naoki; JP
Données relatives à la priorité :
2017-00993124.01.2017JP
Titre (EN) INFORMATION PROCESSING DEVICE, CONTROL PROGRAM AND INFORMATION PROCESSING METHOD
(FR) DISPOSITIF DE TRAITEMENT D'INFORMATIONS, PROGRAMME DE COMMANDE ET PROCÉDÉ DE TRAITEMENT D'INFORMATIONS
(JA) 情報処理装置,制御プログラムおよび情報処理方法
Abrégé :
(EN) [Problem] To enable suppression of the occurrence of address inconsistencies when write-back processing is executed with a software control-type solid-state drive (SSD). [Solution] The present invention comprises: a storage device 12 which has a semiconductor element memory and for which access control to a storage region of the semiconductor element memory is performed by a control program executed by a processing device; a cache memory 15 that temporarily stores write data to be written to the semiconductor element memory; a write-back processing unit 110 that performs write-back processing; an alternative write processing unit 111 that writes write data to a second physical address in the semiconductor element memory if a write of the write data to a first physical address in the semiconductor element memory fails; and an access processing unit 110 that references address management information associating the first physical address and the second physical address, and performs data access to the write data written to the second physical address.
(FR) [Problème] Permettre la suppression de l'apparition d'incohérences d'adresse lors de l'exécution d'un traitement de réécriture avec un lecteur à semi-conducteurs de type commande logicielle (SSD). [Solution] La présente invention comprend : un dispositif de stockage (12) qui comporte une mémoire d'élément semi-conducteur et pour lequel une commande d'accès à une région de stockage de la mémoire d'élément semi-conducteur est effectuée par un programme de commande exécuté par un dispositif de traitement; une mémoire cache (15) qui stocke temporairement des données d'écriture à écrire dans la mémoire d'élément semi-conducteur; une unité de traitement de réécriture (110) qui effectue un traitement de réécriture; une unité de traitement d'écriture alternative (111) qui écrit des données d'écriture sur une seconde adresse physique dans la mémoire d'élément semi-conducteur si une écriture des données d'écriture à une première adresse physique dans la mémoire d'élément semi-conducteur échoue; et une unité de traitement d'accès (110) qui référence des informations de gestion d'adresse associant la première adresse physique et la seconde adresse physique, et effectue un accès aux données aux données d'écriture écrites dans la seconde adresse physique.
(JA) 【課題】ソフトウェア制御型SSDにおいてライトバック処理を実行する場合に、アドレスの不整合の発生を抑制できるようにする。 【解決手段】半導体素子メモリを有し、処理装置によって実行される制御プログラムによって半導体素子メモリの記憶領域に対するアクセス制御が行なわれる記憶装置12と、半導体素子メモリに書き込むライトデータを一旦格納するキャッシュメモリ15と、ライトバック処理を行なうライトバック処理部110と、半導体素子メモリにおける第1物理アドレスへのライトデータの書き込みが失敗すると、このライトデータを半導体素子メモリにおける第2物理アドレスに書き込む代替ライト処理部111と、第1物理アドレスと第2物理アドレスとを対応付けたアドレス管理情報を参照して、第2物理アドレスに書き込まれたライトデータにデータアクセスを行なうアクセス処理部110とを備える。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)