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1. (WO2018138756) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
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N° de publication : WO/2018/138756 N° de la demande internationale : PCT/JP2017/002243
Date de publication : 02.08.2018 Date de dépôt international : 24.01.2017
CIB :
H01L 21/336 (2006.01) ,H01L 21/322 (2006.01) ,H01L 29/78 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30
Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
322
pour modifier leurs propriétés internes, p.ex. pour produire des défectuosités internes
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
Déposants :
新電元工業株式会社 SHINDENGEN ELECTRIC MANUFACTURING CO., LTD. [JP/JP]; 東京都千代田区大手町二丁目2番1号 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004, JP
Inventeurs :
宮腰 宣樹 MIYAKOSHI, Nobuki; JP
Mandataire :
松尾 誠剛 MATSUO, Nobutaka; JP
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法
Abrégé :
(EN) A semiconductor device manufacturing method of the present invention is characterized by comprising, in this order: a MOS structure forming step of forming a gate electrode on a first major surface side of a semiconductor substrate with a gate insulating film interposed therebetween, and then forming an interlayer insulating film so as to cover the gate electrode; a metal layer forming step of forming, over the interlayer insulating film, a metal layer in a state of being connected to the gate electrode; an electron beam irradiating step of irradiating the semiconductor substrate with an electron beam in a state in which the metal layer is at ground potential, to thereby generate a lattice defect in the semiconductor substrate; a metal layer dividing step of dividing the metal layer into a plurality of electrodes; and an anneal processing step of heating the semiconductor substrate to repair the lattice defect in the semiconductor substrate. In a MOSFET according to the present invention, a parasitic internal diode recovery loss can be reduced compared with when the electron beam irradiating step is not implemented, and the semiconductor device manufacturing method provided makes it possible to manufacture a semiconductor device having a VTH characteristic comparable to that when the electron beam irradiating step is not implemented.
(FR) Un procédé de fabrication de dispositif à semi-conducteur de la présente invention est caractérisé en ce qu'il comprend, dans cet ordre : une étape de formation de structure MOS consistant à former une électrode de grille sur un premier côté de surface principale d'un substrat semi-conducteur, un film isolant de grille étant intercalé entre ceux-ci, puis à former un film isolant intercalaire de manière à recouvrir l'électrode de grille ; une étape de formation de couche métallique consistant à former, sur le film isolant intercalaire, une couche métallique dans un état connecté à l'électrode de grille ; une étape d'irradiation par faisceau d'électrons consistant à irradier le substrat semi-conducteur avec un faisceau d'électrons dans un état dans lequel la couche métallique est à un potentiel de masse, afin de générer ainsi un défaut de réseau dans le substrat semi-conducteur ; une étape de division de couche métallique consistant à diviser la couche métallique en une pluralité d'électrodes ; et une étape de traitement de recuit consistant à chauffer le substrat semi-conducteur pour réparer le défaut de réseau dans le substrat semi-conducteur. Dans un MOSFET selon la présente invention, une perte de récupération de diode interne parasite peut être réduite par rapport à lorsque l'étape d'irradiation de faisceau d'électrons n'est pas mise en œuvre, et le procédé de fabrication de dispositif à semi-conducteur selon l'invention permet de fabriquer un dispositif à semi-conducteur ayant une caractéristique VTH comparable à celle obtenue lorsque l'étape d'irradiation par faisceau d'électrons n'est pas mise en œuvre.
(JA) 本発明の半導体装置の製造方法は、半導体基体の第1主面側にゲート絶縁膜を介してゲート電極を形成した後、当該ゲート電極を覆うように層間絶縁膜を形成するMOS構造形成工程と、層間絶縁膜の上方に、ゲート電極と接続された状態の金属層を形成する金属層形成工程と、金属層を接地電位とした状態で半導体基体に電子線を照射して半導体基体の内部に格子欠陥を生成する電子線照射工程と、金属層を複数の電極に分割する金属層分割工程と、半導体基体を加熱して半導体基体の前記格子欠陥を修復するアニール処理工程とをこの順序で含むことを特徴とする。 本発明のMOSFETによれば、電子線照射工程を実施しない場合よりも寄生内蔵ダイオードリカバリ損失を小さくでき、かつ、電子線照射工程を実施しない場合と同等のVTH特性を有する半導体装置を製造することができる半導体装置の製造方法を提供することができる。
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Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)