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1. (WO2018131465) CARTE DE CIRCUIT IMPRIMÉ, PROCÉDÉ DE FABRICATION DE CARTE DE CIRCUIT IMPRIMÉ ET DISPOSITIF ÉLECTRONIQUE
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N° de publication : WO/2018/131465 N° de la demande internationale : PCT/JP2017/046639
Date de publication : 19.07.2018 Date de dépôt international : 26.12.2017
CIB :
H05K 3/46 (2006.01) ,H05K 3/40 (2006.01)
Déposants : FUJITSU LIMITED[JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP
Inventeurs : IWAI, Toshiki; JP
MIZUTANI, Daisuke; JP
SAKUYAMA, Seiki; JP
SAKAI, Taiji; JP
Mandataire : MUKOUYAMA, Naoki; JP
Données relatives à la priorité :
2017-00484416.01.2017JP
Titre (EN) CIRCUIT BOARD, CIRCUIT BOARD MANUFACTURING METHOD, AND ELECTRONIC DEVICE
(FR) CARTE DE CIRCUIT IMPRIMÉ, PROCÉDÉ DE FABRICATION DE CARTE DE CIRCUIT IMPRIMÉ ET DISPOSITIF ÉLECTRONIQUE
(JA) 回路基板、回路基板の製造方法及び電子装置
Abrégé : front page image
(EN) The purpose of the present invention is to suppress damage to a circuit board from the stress generated by via connections, and thereby suppress reductions in performance and reliability. A circuit board (1) comprises a glass substrate (20) and a resin substrate (10) that have been laminated. The glass substrate (20) comprises: a through hole (22); a metallic layer (24) provided on the inner wall of the through hole (22); and a conductive resin (23) provided on the inside of the metallic layer (24). The resin substrate (10) comprises: a through hole (12) in which an open end (12b) facing the through hole (22) in the glass substrate (20) is positioned to the inside of the metallic layer (24); and a conductive resin (13) that is provided in the through hole (12) and is connected to the conductive resin (23) in the glass substrate (20). This configuration suppresses the stress generated by the via connection in the glass substrate (20) and the resin substrate (10), which suppresses the formation of cracks in the glass substrate (20) due to the stress and thereby suppresses reductions in the performance and reliability of the circuit board (1) associated therewith.
(FR) La présente invention permet de supprimer un endommagement d'une carte de circuit imprimé à partir de la contrainte générée par l'intermédiaire de connexions, et de supprimer ainsi des réductions de performance et de fiabilité. Une carte de circuit imprimé (1) comprend un substrat de verre (20) et un substrat de résine (10) stratifiés. Le substrat de verre (20) comprend : un trou traversant (22) ; une couche métallique (24) disposée sur la paroi interne du trou traversant (22) ; et une résine conductrice (23) disposée sur l'intérieur de la couche métallique (24). Le substrat de résine (10) comprend : un trou traversant (12) dans lequel une extrémité ouverte (12b) faisant face au trou traversant (22) dans le substrat de verre (20) est positionnée à l'intérieur de la couche métallique (24) ; et une résine conductrice (13) disposée dans le trou traversant (12) et reliée à la résine conductrice (23) dans le substrat de verre (20). Cette configuration supprime la contrainte générée par la connexion par trou d'interconnexion dans le substrat en verre (20) et le substrat en résine (10), ce qui supprime la formation de fissures dans le substrat en verre (20) du fait de la contrainte et supprime ainsi des réductions de performance et de fiabilité de la carte de circuit imprimé (1) associée à cette dernière.
(JA) 回路基板の,ビア接続部に発⽣する応力に起因した損傷を抑え,性能及び信頼性の低下を抑える。例えば,回路基板(1)は,積層されたガラス基板(20)と樹脂基板(10)とを有する。ガラス基板(20)は,貫通孔(22)と,その貫通孔(22)の内壁に設けられた金属層(24)と,その金属層(24)の内側に設けられた導電性樹脂(23)とを有する。樹脂基板(10)は,ガラス基板(20)の貫通孔(22)と対向する開口端(12b)が金属層(24)の内側に位置する貫通孔(12)と,貫通孔(12)内に設けられてガラス基板(20)の導電性樹脂(23)と接続された導電性樹脂(13)とを有する。これにより,ガラス基板(20)と樹脂基板(10)とのビア接続部に発⽣する応力を抑え,その応力に起因したガラス基板(20)のクラック,それによる回路基板(1)の性能及び信頼性の低下を抑える。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)