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1. (WO2018126703) TRANSISTOR À COUCHES MINCES À DOUBLE GRILLE ET SON PROCÉDÉ DE PRÉPARATION, SUBSTRAT DE RÉSEAU ET APPAREIL D'AFFICHAGE
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N° de publication : WO/2018/126703 N° de la demande internationale : PCT/CN2017/098307
Date de publication : 12.07.2018 Date de dépôt international : 21.08.2017
CIB :
H01L 29/786 (2006.01) ,H01L 21/336 (2006.01) ,H01L 21/34 (2006.01)
Déposants : BOE TECHNOLOGY GROUP CO., LTD.[CN/CN]; No.10 Jiuxianqiao Rd., Chaoyang District Beijing 100015, CN
BEIJING BOE DISPLAY TECHNOLOGY CO., LTD.[CN/CN]; No.118 Jinghaiyilu, BDA Beijing 100176, CN
Inventeurs : QU, Lianjie; CN
BAI, Jinchao; CN
Mandataire : LIU, SHEN & ASSOCIATES; 10th Floor, Building 1, 10 Caihefang Road, Haidian District Beijing 100080, CN
Données relatives à la priorité :
201710008241.405.01.2017CN
Titre (EN) DUAL-GATE THIN-FILM TRANSISTOR AND PREPARATION METHOD THEREFOR, ARRAY SUBSTRATE AND DISPLAY APPARATUS
(FR) TRANSISTOR À COUCHES MINCES À DOUBLE GRILLE ET SON PROCÉDÉ DE PRÉPARATION, SUBSTRAT DE RÉSEAU ET APPAREIL D'AFFICHAGE
(ZH) 双栅薄膜晶体管及其制备方法、阵列基板及显示装置
Abrégé : front page image
(EN) A dual-gate thin-film transistor and a preparation method therefor, an array substrate and a display apparatus. The dual-gate thin-film transistor comprises: a base substrate (10), and a first gate electrode (130), a first gate insulation layer (120), an active layer (15), a second gate insulation layer (121, 122, 123), a first electrode (160, 162, 164), a second electrode (161, 163, 165), a second gate electrode (131) and a connection electrode (18, 180), which are arranged on the base substrate (10). The second gate electrode (131), the first electrode (160, 162, 164) and the second electrode (161, 163, 165) are formed on the same layer. The first gate insulation layer (120) comprises a first via hole (20) exposing a part of the first gate electrode (130), and the connection electrode (18, 180) is electrically connected to the second gate electrode (131) and is electrically connected to the first gate electrode (130) through the first via hole (20). In the dual-gate thin-film transistor, the first electrode (160, 162, 164), the second electrode (161, 163, 165) and the second gate electrode (131) are formed at the same time by means of one photolithography process. The connection electrode (18, 180) is electrically connected to the first gate electrode (130) and the second gate electrode (131) so as to realize a dual-gate structure, thereby reducing the number of film layers and masks, and production costs, improving the stability of the thin-film transistor and optimizing the response speed of the thin-film transistor.
(FR) L’invention concerne un transistor à couches minces à double grille et son procédé de préparation, un substrat de réseau et un appareil d’affichage. Le transistor à couches minces à double grille comprend : un substrat de base (10), et une première électrode de grille (130), une première couche d'isolation de grille (120), une couche active (15), une seconde couche d'isolation de grille (121, 122, 123), une première électrode (160, 162, 164), une seconde électrode (161, 163, 165), une seconde électrode de grille (131) et une électrode de connexion (18, 180), qui sont disposées sur le substrat de base (10). La seconde électrode de grille (131), la première électrode (160, 162, 164) et la seconde électrode (161, 163 165) sont formées sur la même couche. La première couche d'isolation de grille (120) comprend un premier trou d'interconnexion (20) exposant une partie de la première électrode de grille (130), et l'électrode de connexion (18, 180) est électriquement connectée à la seconde électrode de grille (131) et est électriquement connectée à la première électrode de grille (130) à travers le premier trou d'interconnexion (20). Dans le transistor à couches minces à double grille, la première électrode (160, 162, 164), la seconde électrode (161, 163, 165) et la seconde électrode de grille (131) sont formées en même temps au moyen d'un processus de photolithographie. L'électrode de connexion (18, 180) est électriquement connectée à la première électrode de grille (130) et à la seconde électrode de grille (131) de façon à réaliser une structure à double grille, réduisant ainsi le nombre de couches de film et de masques, et les coûts de production, améliorant la stabilité du transistor à couches minces et optimisant la vitesse de réponse du transistor à couches minces.
(ZH) 一种双栅薄膜晶体管及其制备方法、阵列基板及显示装置。该双栅薄膜晶体管包括:衬底基板 (10) 和设置在衬底基板(10)上的第一栅极 (130)、第一栅绝缘层 (120)、有源层(15)、第二栅绝缘层 (121;122;123)、第一电极 (160;162;164)、第二电极 (161;163;165)、第二栅极 (131) 及连接电极 (18;180)。第二栅极( 131) 和第一电极(160;162;164)、第二电极 (161;163;165) 同层形成;第一栅绝缘层 (120) 包括暴露一部分第一栅极 (130) 的第一过孔 (20) ,连接电极 (18;180) 与第二栅极(131)电连接且通过第一过孔 (20) 与第一栅极 (130) 电连接。该双栅薄膜晶体管通过一道光刻工艺同时形成第一电极 (160;162;164)、第二电极 (161;163;165 )和第二栅极(131),通过连接电极 (18;180) 电连接第一栅极 (130) 和第二栅极 (131) 以实现双栅结构,从而减少膜层和掩膜数量,降低生产成本,提高薄膜晶体管的稳定性,优化薄膜晶体管的响应速度。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)