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1. (WO2018125546) STRUCTURE DE TROUS D'INTERCONNEXION MULTIPLES POUR CELLULES STANDARD À HAUTE PERFORMANCE
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N° de publication : WO/2018/125546 N° de la demande internationale : PCT/US2017/065429
Date de publication : 05.07.2018 Date de dépôt international : 08.12.2017
Demande présentée en vertu du Chapitre 2 : 11.09.2018
CIB :
H01L 27/02 (2006.01) ,H01L 23/528 (2006.01) ,H01L 27/118 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
52
Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre
522
comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
528
Configuration de la structure d'interconnexion
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
10
comprenant une pluralité de composants individuels dans une configuration répétitive
118
Circuits intégrés à tranche maîtresse
Déposants :
QUALCOMM INCORPORATED [US/US]; Atten: International IP Administration 5775 Morehouse Drive San Diego, California, US 92121-1714, US
Inventeurs :
SAHU, Satyanarayana; US
CHEN, Xiangdong; US
BOYNAPALLI, Venugopal; US
LIM, Hyeokjin; US
MALABRY, Mickael; US
GUPTA, Mukul; US
Mandataire :
HODGES, Jonas J.; US
GELFOUND, Craig A.; US
BINDSEIL, James; US
Données relatives à la priorité :
15/393,18028.12.2016US
Titre (EN) MULTIPLE VIA STRUCTURE FOR HIGH PERFORMANCE STANDARD CELLS
(FR) STRUCTURE DE TROUS D'INTERCONNEXION MULTIPLES POUR CELLULES STANDARD À HAUTE PERFORMANCE
Abrégé :
(EN) A MOS device of an IC includes pMOS and nMOS transistors. The MOS device further includes a first Mx layer interconnect extending in a first direction and coupling the pMOS and nMOS transistor drains together, and a second Mx layer interconnect extending in the first direction and coupling the pMOS and nMOS transistor drains together. The first and second Mx layer interconnects are parallel. The MOS device further includes a first Mx+1 layer interconnect extending in a second direction orthogonal to the first direction. The first Mx+1 layer interconnect is coupled to the first Mx layer interconnect and the second Mx layer interconnect. The MOS device further includes a second Mx+1 layer interconnect extending in the second direction. The second Mx+1 layer interconnect is coupled to the first Mx layer interconnect and the second Mx layer interconnect. The second Mx+1 layer interconnect is parallel to the first Mx+1 layer interconnect.
(FR) L’invention concerne un dispositif MOS d'un circuit intégré comprenant des transistors pMOS et nMOS. Le dispositif MOS comprend en outre une première interconnexion de couche Mx s'étendant dans une première direction et couplant ensemble les drains de transistor pMOS et nMOS, et une seconde interconnexion de couche Mx s'étendant dans la première direction et couplant ensemble les drains de transistor pMOS et nMOS. Les première et seconde interconnexions de couche Mx sont parallèles. Le dispositif MOS comprend en outre une première interconnexion de couche Mx+1 s'étendant dans une seconde direction orthogonale à la première direction. La première interconnexion de couche Mx+1 est couplée à la seconde interconnexion de couche Mx et à la seconde interconnexion de couche Mx. Le dispositif MOS comprend en outre une seconde interconnexion de couche Mx+1 s'étendant dans la seconde direction. La seconde interconnexion de couche Mx+1 est couplée à la première interconnexion de couche Mx et à la seconde interconnexion de couche Mx. La seconde interconnexion de couche Mx+1 est parallèle à la première interconnexion de couche Mx+1 .
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)