Recherche dans les collections de brevets nationales et internationales

1. (WO2018125406) PHY BIMODAL POUR FAIBLE LATENCE DANS DES INTERCONNEXIONS À GRANDE VITESSE

Pub. No.:    WO/2018/125406    International Application No.:    PCT/US2017/061658
Publication Date: Fri Jul 06 01:59:59 CEST 2018 International Filing Date: Thu Nov 16 00:59:59 CET 2017
IPC: G06F 13/40
Applicants: INTEL CORPORATION
Inventors: IYER, Venkatraman
HALLECK, William R.
SHAH, Rahul R.
LEE, Eric M.
Title: PHY BIMODAL POUR FAIBLE LATENCE DANS DES INTERCONNEXIONS À GRANDE VITESSE
Abstract:
L'invention concerne des systèmes, procédés et appareils impliquant un PHY couplé à un MAC. Le PHY peut comprendre un tampon de dérive couplé à une sortie d'un récepteur et une branche de dérivation couplée à la sortie du récepteur. Le PHY comprend un multiplexeur d'horloge qui comprend une première entrée d'horloge couplée à une horloge récupérée du PHY et une seconde entrée d'horloge couplée à une horloge p du MAC ; et une sortie d'horloge configurée pour délivrer en sortie l'une de l'horloge récupérée ou de l'horloge p sur la base d'une valeur d'entrée de sélection. Le PHY comprend un multiplexeur de dérivation qui comprend une première entrée de données couplée à une sortie d'un tampon de dérive et une seconde entrée de données couplée à la branche de dérivation ; et une sortie de données configurée pour délivrer en sortie l'une de la sortie du tampon de dérive ou de données provenant de la branche de dérivation sur la base de la valeur d'entrée de section du multiplexeur d'horloge.