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1. (WO2018125135) SRAM AVEC LIGNES DE BITS HIÉRARCHIQUES DANS DES PUCES INTÉGRÉES 3D MONOLITHIQUES
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N° de publication : WO/2018/125135 N° de la demande internationale : PCT/US2016/069188
Date de publication : 05.07.2018 Date de dépôt international : 29.12.2016
CIB :
G11C 11/413 (2006.01) ,G11C 11/419 (2006.01) ,G11C 7/06 (2006.01) ,G11C 7/12 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
40
utilisant des transistors
41
formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt
413
Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture, la synchronisation ou la réduction de la consommation
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
11
Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants
21
utilisant des éléments électriques
34
utilisant des dispositifs à semi-conducteurs
40
utilisant des transistors
41
formant des cellules avec réaction positive, c. à d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p.ex. multivibrateur bistable, déclencheur de Schmitt
413
Circuits auxiliaires, p.ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture, la synchronisation ou la réduction de la consommation
417
pour des cellules de mémoire du type à effet de champ
419
Circuits de lecture-écriture (R-W)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
06
Amplificateurs de lecture; Circuits associés
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
7
Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
12
Circuits de commande de lignes de bits, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, circuits d'égalisation, pour lignes de bits
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission Boulevard Santa Clara, California 95054, US
Inventeurs :
WANG, Yih; US
Mandataire :
WEISKOPF, Marie A.; US
Données relatives à la priorité :
Titre (EN) SRAM WITH HIERARCHICAL BIT LINES IN MONOLITHIC 3D INTEGRATED CHIPS
(FR) SRAM AVEC LIGNES DE BITS HIÉRARCHIQUES DANS DES PUCES INTÉGRÉES 3D MONOLITHIQUES
Abrégé :
(EN) A memory device includes a first plurality of memory cells, a second plurality of memory cells, and a local sense amplifier between the first plurality of memory cells and the second plurality of memory cells, all on a first level, and a local bit line on a second level. The second level is vertically separated by one or more first inter-level dielectric layers from the first level in a first direction and the local bit line is electrically coupled to each memory cell of the first plurality of memory cells and the second plurality of memory cells, as well as the local sense amplifier. The memory device also includes a global bit line on a third level vertically separated by one or more inter-level dielectric layers from the first level in a second direction opposite the first direction, with the global bit line electrically coupled to the local sense amplifier.
(FR) L'invention concerne un dispositif de mémoire comprenant une première pluralité de cellules de mémoire, une seconde pluralité de cellules de mémoire, et un amplificateur de détection local entre la première pluralité de cellules de mémoire et la seconde pluralité de cellules de mémoire, tous sur un premier niveau, et une ligne de bits locale sur un second niveau. Le second niveau est séparé verticalement par une ou plusieurs premières couches diélectriques inter-niveaux à partir du premier niveau dans une première direction et la ligne de bits locale est électriquement couplée à chaque cellule de mémoire de la première pluralité de cellules de mémoire et de la seconde pluralité de cellules de mémoire, ainsi que l'amplificateur de détection local. Le dispositif de mémoire comprend également une ligne de bits globale sur un troisième niveau séparé verticalement par une ou plusieurs couches diélectriques inter-niveaux à partir du premier niveau dans une seconde direction opposée à la première direction, la ligne de bits globale étant électriquement couplée à l'amplificateur de détection local.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)