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1. (WO2018125120) TECHNIQUES DE FORMATION D'AILETTES À DOUBLE EFFORT POUR DISPOSITIFS N-MOS ET P-MOS COINTÉGRÉS
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N° de publication : WO/2018/125120 N° de la demande internationale : PCT/US2016/069126
Date de publication : 05.07.2018 Date de dépôt international : 29.12.2016
CIB :
H01L 29/78 (2006.01) ,H01L 29/66 (2006.01) ,H01L 29/417 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
40
Electrodes
41
caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
417
transportant le courant à redresser, à amplifier ou à commuter
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
CEA, Stephen M.; US
MEHANDRU, Rishabh; US
BOWONDER, Anupama; US
MURTHY, Anand S.; US
GHANI, Tahir; US
Mandataire :
BRODSKY, Stephen I.; US
Données relatives à la priorité :
Titre (EN) TECHNIQUES FOR FORMING DUAL-STRAIN FINS FOR CO-INTEGRATED N-MOS AND P-MOS DEVICES
(FR) TECHNIQUES DE FORMATION D'AILETTES À DOUBLE EFFORT POUR DISPOSITIFS N-MOS ET P-MOS COINTÉGRÉS
Abrégé :
(EN) Techniques are disclosed for forming dual-strain fins for co-integrated n-MOS and p-MOS devices. The techniques can be used to monolithically form tensile-strained fins to be used for n-MOS devices and compressive-strained fins to be used for p-MOS devices utilizing the same substrate, such that a single integrated circuit (IC) can include both of the devices. In some instances, the oppositely stressed fins may be achieved by employing a relaxed SiGe (rSiGe) layer from which the tensile and compressive-strained material can be formed. In some instances, the techniques include the formation of tensile-stressed Si and/or SiGe fins and compressive-stressed SiGe and/or Ge fins using a single relaxed SiGe layer to enable the co-integration of n-MOS and p-MOS devices, where each set of devices includes preferred materials and preferred stress/strain to enhance their respective performance. In some cases, improvements of at least 25% in drive current can be obtained.
(FR) L'invention concerne des techniques de formation d'ailettes à double effort pour des dispositifs N-MOS et P-MOS cointégrés. Les techniques peuvent être utilisées pour former de façon monolithique des ailettes soumises à un effort de traction destinées à être utilisées pour des dispositifs N-MOS et des ailettes soumises à un effort de compression destinées à être utilisées pour des dispositifs P-MOS utilisant le même substrat, de sorte qu'un seul circuit intégré (IC) peut inclure les deux dispositifs. Dans certains cas, les ailettes soumises à des contraintes opposées peuvent être obtenues en utilisant une couche de SiGe soulagée (rSiGe) à partir de laquelle peut être formé le matériau soumis à un effort de traction et de compression. Dans certains cas, les techniques comprennent la formation d'ailettes en Si et/ou en SiGe soumises à une contrainte de traction et d'ailettes en SiGe et/ou en Ge soumises à une contrainte de compression en utilisant une seule couche de SiGe soulagée pour permettre la cointégration de dispositifs N-MOS et P-MOS. Chaque ensemble de dispositifs comprend des matériaux préférés et une contrainte/un effort préféré(e) pour améliorer leurs performances respectives. Dans certains cas, des améliorations d'au moins 25 % dans un courant d'attaque peuvent être obtenues.
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)