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1. (WO2018114957) TRAITEMENT EN PARALLÈLE SUR DEMANDE GRÂCE À UN FPGA PARTIELLEMENT RECONFIGURABLE DYNAMIQUEMENT
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N° de publication : WO/2018/114957 N° de la demande internationale : PCT/EP2017/083555
Date de publication : 28.06.2018 Date de dépôt international : 19.12.2017
CIB :
G06F 15/78 (2006.01) ,G06F 15/80 (2006.01)
Déposants : CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE[FR/FR]; 3, rue Michel Ange 75794 Paris Cedex 16, FR
UNIVERSITÉ DE LILLE 1 - SCIENCES ET TECHNOLOGIES[FR/FR]; Cité Scientifique 59655 Villeneuve d'Asq, FR
Inventeurs : DEKEYSER, Jean-Luc; FR
Mandataire : CABINET NONY; 11 rue Saint-Georges 75009 Paris, FR
Données relatives à la priorité :
16306730.919.12.2016EP
Titre (EN) PARALLEL PROCESSING ON DEMAND USING PARTIALLY DYNAMICALLY RECONFIGURABLE FPGA
(FR) TRAITEMENT EN PARALLÈLE SUR DEMANDE GRÂCE À UN FPGA PARTIELLEMENT RECONFIGURABLE DYNAMIQUEMENT
Abrégé : front page image
(EN) Method for performing parallel processing within at least one FPGA chip which comprises one dynamically reconfigurable master unit and at least two dynamically reconfigurable slave units, each slave unit comprising a pool of interconnected slave elements (slave 0, slave 1, slave 2, slave 3), each slave element comprising a plurality of slave IP cores, one slave softcore processor integrating them and an instruction memory, said one master unit comprising one reconfiguration IP core (14), at least one master IP core, one master softcore processor (1) integrating said at least one master IP core and a memory (3) containing a master program for execution by said at least one master IP core, wherein at runtime of the master program, the reconfiguration IP core (14) executes at least one instruction causing the reconfiguration of the pool of slave elements (slave 0, slave 1, slave 2, slave 3) by dynamically varying their number and/or interconnections according to a given configuration defined in said master program and then by storing into each of the instruction memories (102, 202, 302, 402) of the slave elements(slave 0, slave 1, slave 2, slave 3) a corresponding slave program for parallel execution by the slave IP cores.
(FR) L'invention concerne un procédé permettant d'effectuer un traitement en parallèle dans au moins une puce FPGA qui comprend une unité maîtresse reconfigurable dynamiquement et au moins deux unités esclaves reconfigurables dynamiquement, chaque unité esclave comprenant un groupe d'éléments esclaves interconnectés (esclave 0, esclave 1, esclave 2, esclave 3), chaque élément esclave comprenant une pluralité de cœurs IP esclaves, un processeur à cœur logiciel esclave les intégrant et une mémoire d'instructions, ladite unité maîtresse comprenant un cœur IP de reconfiguration (14), au moins un coeur IP maître, un processeur à cœur logiciel maître (1) intégrant ledit au moins un cœur IP maître et une mémoire (3) contenant un programme maître pour une exécution par ledit au moins un cœur IP maître, où, au moment de l'exécution du programme maître, le cœur IP de reconfiguration (14) exécute au moins une instruction provoquant la reconfiguration du groupe d'éléments esclaves (esclave 0, esclave 1, esclave 2, esclave 3) en faisant varier dynamiquement leur nombre et/ou leurs interconnexions selon une configuration donnée définie dans ledit programme maître, puis en stockant dans chacune des mémoires d'instructions (102, 202, 302, 402) des éléments esclaves (esclave 0, esclave 1, esclave 2, esclave 3) un programme esclave correspondant pour une exécution en parallèle par les cœurs IP esclaves.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)