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1. (WO2018106778) RÉAGENCEMENTS SANS À-COUPS DE BOUCLES À VERROUILLAGE DE PHASE NUMÉRIQUES COUPLÉES
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2018/106778 N° de la demande internationale : PCT/US2017/064858
Date de publication : 14.06.2018 Date de dépôt international : 06.12.2017
CIB :
H03L 7/07 (2006.01) ,H03L 7/08 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
L
COMMANDE AUTOMATIQUE, DÉMARRAGE, SYNCHRONISATION OU STABILISATION DES GÉNÉRATEURS D'OSCILLATIONS OU D'IMPULSIONS ÉLECTRONIQUES
7
Commande automatique de fréquence ou de phase; Synchronisation
06
utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
07
utilisant plusieurs boucles, p.ex. pour la génération d'un signal d'horloge redondant
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
L
COMMANDE AUTOMATIQUE, DÉMARRAGE, SYNCHRONISATION OU STABILISATION DES GÉNÉRATEURS D'OSCILLATIONS OU D'IMPULSIONS ÉLECTRONIQUES
7
Commande automatique de fréquence ou de phase; Synchronisation
06
utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
08
Détails de la boucle verrouillée en phase
Déposants : INTEGRATED DEVICE TECHNOLOGY, INC.[US/US]; 6024 Silver Creek Valley Road San Jose, California 95138, US
Inventeurs : SPIJKER, Menno; CA
Mandataire : MAIORANA, Christopher; US
Données relatives à la priorité :
62/431,19107.12.2016US
Titre (EN) HITLESS RE-ARRANGEMENTS IN COUPLED DIGITAL PHASE-LOCKED LOOPS
(FR) RÉAGENCEMENTS SANS À-COUPS DE BOUCLES À VERROUILLAGE DE PHASE NUMÉRIQUES COUPLÉES
Abrégé :
(EN) An apparatus comprising an accumulator circuit and an offset register. The accumulator circuit may be configured to (a) receive a plurality of frequency offset values from a plurality of sourcing DPLLs and (b) generate a current combined offset value in response to a sum of the frequency offset values. The offset register may be configured to (a) store an offset value corresponding to the current combined offset value in a first mode and (b) store an offset value corresponding to an updated offset value in a second mode. The updated offset value may comprise a difference between the offset value stored in the offset register and the current combined offset value. The offset value may be presented to a receiving DPLL during a re-arrangement of the sourcing DPLLs. Presenting the offset value may reduce a phase transient caused by the re-arrangement.
(FR) L'invention concerne un appareil comprenant un circuit d'accumulateur et un registre de décalage. Le circuit d'accumulateur peut être conçu pour (a) recevoir une pluralité de valeurs de décalage de fréquence provenant d'une pluralité de DPLL d'externalisation et pour (b) générer une valeur de décalage combinée courante en réponse à une somme des valeurs de décalage de fréquence. Le registre de décalage peut être configuré pour (a) mémoriser une valeur de décalage correspondant à la valeur de décalage combinée courante dans un premier mode et pour (b) mémoriser une valeur de décalage correspondant à une valeur de décalage mise à jour dans un second mode. La valeur de décalage mise à jour peut comprendre une différence entre la valeur de décalage mémorisée dans le registre de décalage et la valeur de décalage combinée courante. La valeur de décalage peut être présentée à une DPLL de réception pendant un réagencement des DPLL d'externalisation. La présentation de la valeur de décalage permet de réduire une transitoire de phase provoquée par le réagencement.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)