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1. (WO2018106315) DIODES DE TRANSISTOR À EFFET DE CHAMP À AILETTE (FINFET) À GRILLE ASYMÉTRIQUE
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication :    WO/2018/106315    N° de la demande internationale :    PCT/US2017/053373
Date de publication : 14.06.2018 Date de dépôt international : 26.09.2017
Demande présentée en vertu du Chapitre 2 :    20.03.2018    
CIB :
H01L 29/739 (2006.01), H01L 29/08 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventeurs : WANG, Hao; (US).
YANG, Haining; (US).
CHEN, Xiaonan; (US)
Mandataire : TERRANOVA, Steven N.; (US)
Données relatives à la priorité :
15/371,512 07.12.2016 US
Titre (EN) ASYMMETRIC GATED FIN FIELD EFFECT TRANSISTOR (FET) (FINFET) DIODES
(FR) DIODES DE TRANSISTOR À EFFET DE CHAMP À AILETTE (FINFET) À GRILLE ASYMÉTRIQUE
Abrégé : front page image
(EN)Asymmetric gated fin field effect transistor (FET) (finFET) diodes are disclosed. In one aspect, an asymmetric gated finFET diode employs a substrate that includes a well region of a first-type and a fin disposed in a direction. A first source/drain region is employed that includes a first-type doped material disposed in the fin having a first length in the direction. A second source/drain region having a second length in the direction larger than the first length is employed that includes a second-type doped material disposed in the fin. A gate region is disposed between the first source/drain region and the second source/drain region and has a third length in the direction that is larger than the first length and larger than the second length. The wider gate region increases a length of a depletion region of the asymmetric gated finFET diode, which reduces current leakage while avoiding increase in area.
(FR)L'invention concerne des diodes de transistor à effet de champ (FET) à ailette (finFET) à grille asymétrique. Selon un aspect, une diode finFET à grille asymétrique utilise un substrat qui comprend une région de puits d'un premier type et une ailette disposée dans une direction. Une première région de source/drain est utilisée et comprend un matériau dopé de premier type disposé dans l'ailette ayant une première longueur dans la direction. Une seconde région de source/drain ayant une deuxième longueur dans la direction supérieure à la première longueur est utilisée et comprend un matériau dopé de second type disposé dans l'ailette. Une région de grille est disposée entre la première région de source/drain et la seconde région de source/drain et a une troisième longueur dans la direction qui est supérieure à la première longueur et supérieure à la deuxième longueur. La région de grille plus large augmente la longueur d'une région d'appauvrissement de la diode finFET à grille asymétrique, ce qui réduit la fuite de courant tout en évitant une augmentation de la surface.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)