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1. (WO2018106267) DISPOSITIF DE CIRCUIT INTÉGRÉ AVEC INTERCONNEXION CÔTÉ ARRIÈRE À UN SEMI-CONDUCTEUR DE SOURCE/DRAIN PROFONDS
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2018/106267 N° de la demande internationale : PCT/US2016/068564
Date de publication : 14.06.2018 Date de dépôt international : 23.12.2016
CIB :
H01L 29/772 (2006.01) ,H01L 29/78 (2006.01) ,H01L 29/417 (2006.01)
Déposants : INTEL CORPORATION[US/US]; 2200 Mission College Blvd. Santa Clara, CA 95054, US
Inventeurs : MORROW, Patrick; US
KOBRINSKY, Mauro J.; US
BOHR, Mark T.; US
GHANI, Tahir; US
MEHANDRU, Rishabh; US
Mandataire : HOWARD, James M.; US
Données relatives à la priorité :
PCT/US2016/06542307.12.2016US
Titre (EN) INTEGRATED CIRCUIT DEVICE WITH BACK-SIDE INTERCONNECTION TO DEEP SOURCE / DRAIN SEMICONDUCTOR
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ AVEC INTERCONNEXION CÔTÉ ARRIÈRE À UN SEMI-CONDUCTEUR DE SOURCE/DRAIN PROFONDS
Abrégé : front page image
(EN) Transistor cell architectures including both front-side and back-side structures. A transistor may include one or more semiconductor fins with a gate stack disposed along a sidewall of a channel portion of the fin. One or more source/drain regions of the fin are etched to form recesses with a depth below the channel region. The recesses may extend through the entire fin height. Source/drain semiconductor is then deposited within the recess, coupling the channel region to a deep source/drain. A back-side of the transistor is processed to reveal the deep source/drain semiconductor material. One or more back-side interconnect metallization levels may couple to the deep source/drain of the transistor.
(FR) La présente invention concerne des architectures de cellules de transistor comprenant à la fois des structures côté avant et côté arrière. Un transistor peut comprendre une ou plusieurs ailettes semi-conductrices, un empilement de grille étant disposé le long d'une paroi latérale d'une partie de canal de l'ailette. Une ou plusieurs régions de source/drain de l'ailette sont gravées pour former des évidements ayant une certaine profondeur en dessous de la région de canal. Les évidements peuvent s'étendre sur toute la hauteur de l'ailette. Un semi-conducteur de source/drain est ensuite déposé à l'intérieur de l'évidement, couplant la région de canal à une source/un drain profonds. Un côté arrière du transistor est traité pour révéler le matériau semi-conducteur de source/drain profonds. Un ou plusieurs niveaux de métallisation d'interconnexion côté arrière peuvent se coupler à la source/au drain profonds du transistor.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)