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1. (WO2018106233) DISPOSITIF DE CIRCUIT INTÉGRÉ AVEC TRACÉ DE TRACE MÉTALLIQUE CRÉNELÉ
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2018/106233 N° de la demande internationale : PCT/US2016/065423
Date de publication : 14.06.2018 Date de dépôt international : 07.12.2016
CIB :
H01L 27/02 (2006.01) ,G06F 17/50 (2006.01) ,G06F 13/40 (2006.01) ,H01L 23/528 (2006.01) ,H01L 23/538 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
17
Equipement ou méthodes de traitement de données ou de calcul numérique, spécialement adaptés à des fonctions spécifiques
50
Conception assistée par ordinateur
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
38
Transfert d'informations, p.ex. sur un bus
40
Structure du bus
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
52
Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre
522
comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
528
Configuration de la structure d'interconnexion
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
52
Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre
538
la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, CA 95054, US
Inventeurs :
MORROW, Patrick; US
KOBRINSKY, Mauro J.; US
BOHR, Mark T.; US
GHANI, Tahir; US
MEHANDRU, Rishabh; US
KUMAR, Ranjith; US
Mandataire :
HOWARD, James M.; US
Données relatives à la priorité :
Titre (EN) INTEGRATED CIRCUIT DEVICE WITH CRENELLATED METAL TRACE LAYOUT
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ AVEC TRACÉ DE TRACE MÉTALLIQUE CRÉNELÉ
Abrégé :
(EN) Integrated circuit (IC) cell architectures including a crenellated interconnect trace layout. A crenellated trace layout may be employed where an IC cell includes transistor having a source/drain terminal interconnected through a back-side (3D) routing scheme that reduces front-side routing density for a given transistor footprint. In the crenellated layout, adjacent interconnect traces or tracks may have their ends staggered according to a crenellation phase for the cell. Crenellated tracks may intersect one cell boundary with adjacent tracks intersecting an opposite cell boundary. Track ends may be offset by at least the width of an underlying orthogonal interconnect trace. Crenellated track ends may be offset by the width of an underlying orthogonal interconnect trace and half a spacing between adjacent orthogonal interconnect traces.
(FR) L'invention concerne des architectures de cellules de circuit intégré (CI) comprenant un tracé de trace d'interconnexion crénelé. Un tracé de trace crénelé peut être utilisé lorsqu'une cellule de circuit intégré comprend un transistor ayant une borne de source/drain interconnectée par l'intermédiaire d'un schéma de routage côté arrière (3D) qui réduit la densité de routage côté avant pour une empreinte de transistor donnée. Dans le tracé crénelé, des traces ou pistes d'interconnexion adjacentes peuvent avoir leurs extrémités décalées selon une phase de créneaux pour la cellule. Des pistes crénelées peuvent couper une limite de cellule avec des pistes adjacentes croisant une limite de cellule opposée. Les extrémités de piste peuvent être décalées d'au moins la largeur d'une trace d'interconnexion orthogonale sous-jacente. Les extrémités de piste crénelée peuvent être décalées par la largeur d'une trace d'interconnexion orthogonale sous-jacente et la moitié d'un espacement entre des traces d'interconnexion orthogonales adjacentes.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
CN109952642