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1. (WO2018105744) DISPOSITIF À SEMICONDUCTEUR
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N° de publication :    WO/2018/105744    N° de la demande internationale :    PCT/JP2017/044252
Date de publication : 14.06.2018 Date de dépôt international : 08.12.2017
CIB :
H01L 29/78 (2006.01), H01L 21/322 (2006.01), H01L 21/336 (2006.01), H01L 21/8234 (2006.01), H01L 27/06 (2006.01), H01L 27/08 (2006.01), H01L 29/06 (2006.01), H01L 29/12 (2006.01), H01L 29/739 (2006.01), H01L 29/861 (2006.01), H01L 29/868 (2006.01)
Déposants : FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP)
Inventeurs : NAITO Tatsuya; (JP)
Mandataire : RYUKA IP LAW FIRM; 22F, Shinjuku L Tower, 1-6-1, Nishi-Shinjuku, Shinjuku-ku, Tokyo 1631522 (JP)
Données relatives à la priorité :
2016-238469 08.12.2016 JP
2017-111107 05.06.2017 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMICONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)Accumulation layers have the function of reducing on voltage (Von), being the voltage between a collector and emitter when an IGBT is on, reducing same by accumulating a carrier. However, when the IGBT is turned off, the carrier contributes to turn off loss (Eoff). Provided is a semiconductor device including a semiconductor substrate comprising: a plurality of trench sections extending in a predetermined direction; mesa sections provided between each pair of adjacent trench sections among the plurality of trench sections; and a drift layer. The plurality of trench sections include a gate trench section and a dummy trench section. The mesa sections have an emitter region, a contact region, and accumulation layers provided lower than the emitter region and the contact region. The number of accumulation layers provided in the depth direction of a mesa section adjacent to a gate trench section is greater than the number of accumulation layers provided in the depth direction of a mesa section between two dummy trench sections.
(FR)L'invention concerne des couches d'accumulation qui ont pour fonction de réduire la tension (Von), étant la tension entre un collecteur et un émetteur lorsqu'un IGBT est mis sous tension, réduisant celle-ci par accumulation d'un support. Cependant, lorsque l'IGBT est mis hors tension, le support contribue à la perte lors de la mise hors tension (Eoff). L'invention concerne un dispositif à semiconducteur comprenant un substrat semiconducteur comprenant : une pluralité de sections de tranchée s'étendant dans une direction prédéterminée; des sections mesa disposées entre chaque paire de sections de tranchée adjacentes parmi la pluralité de sections de tranchée; et une couche de dérive. La pluralité de sections de tranchée comprend une section de tranchée de grille et une section de tranchée factice. Les sections mesa ont une région émettrice, une région de contact et des couches d'accumulation disposées plus bas que la région émettrice et la région de contact. Le nombre de couches d'accumulation disposées dans la direction de profondeur d'une section mesa adjacente à une section de tranchée de grille est supérieur au nombre de couches d'accumulation disposées dans la direction de profondeur d'une section mesa entre deux sections de tranchée factices.
(JA)蓄積層は、キャリアを蓄積することにより、IGBTのオン時のコレクタ・エミッタ間電圧であるオン電圧(Von)を低減する機能を有する。しかし、IGBTのターン・オフ時には、当該キャリアはターン・オフ損失(Eoff)に寄与する。予め定められた方向に延伸する複数のトレンチ部と、複数のトレンチ部における隣接する2つのトレンチ部の間に各々設けられたメサ部と、ドリフト層とを備える半導体基板を含み、複数のトレンチ部は、ゲートトレンチ部と、ダミートレンチ部とを含み、メサ部は、エミッタ領域と、コンタクト領域と、エミッタ領域およびコンタクト領域よりも下方に設けられる蓄積層とを有し、ゲートトレンチ部に隣接するメサ部において深さ方向に設けられる蓄積層の数は、2つのダミートレンチ部間のメサ部において深さ方向設けられる蓄積層の数よりも多い、半導体装置を提供する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)