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1. (WO2018101480) PUCE SEMICONDUCTRICE POUR AUTHENTIFICATION INDIVIDUELLE, SUPPORT D'AUTHENTIFICATION INDIVIDUEL ET PROCÉDÉ D'AUTHENTIFICATION INDIVIDUELLE
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N° de publication : WO/2018/101480 N° de la demande internationale : PCT/JP2017/043388
Date de publication : 07.06.2018 Date de dépôt international : 04.12.2017
CIB :
H01L 21/336 (2006.01) ,B42D 25/324 (2014.01) ,B42D 25/445 (2014.01) ,G06F 21/73 (2013.01) ,H01L 29/78 (2006.01) ,H04L 9/10 (2006.01) ,H01L 21/3065 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
[IPC code unknown for B42D 25/324][IPC code unknown for B42D 25/445]
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
21
Dispositions de sécurité pour protéger les calculateurs, leurs composants, les programmes ou les données contre une activité non autorisée
70
Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur
71
pour assurer la sécurité du calcul ou du traitement de l’information
73
par création ou détermination de l’identification de la machine, p.ex. numéros de série
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
H ÉLECTRICITÉ
04
TECHNIQUE DE LA COMMUNICATION ÉLECTRIQUE
L
TRANSMISSION D'INFORMATION NUMÉRIQUE, p.ex. COMMUNICATION TÉLÉGRAPHIQUE
9
Dispositions pour les communications secrètes ou protégées
10
avec un boîtier, des caractéristiques physiques ou des commandes manuelles particuliers
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30
Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
302
pour changer leurs caractéristiques physiques de surface ou leur forme, p.ex. gravure, polissage, découpage
306
Traitement chimique ou électrique, p.ex. gravure électrolytique
3065
Gravure par plasma; Gravure au moyen d'ions réactifs
Déposants :
大日本印刷株式会社 DAI NIPPON PRINTING CO., LTD. [JP/JP]; 東京都新宿区市谷加賀町一丁目1番1号 1-1, Ichigaya Kagacho 1-chome, Shinjuku-ku, Tokyo 1628001, JP
国立大学法人北海道大学 NATIONAL UNIVERSITY CORPORATION HOKKAIDO UNIVERSITY [JP/JP]; 北海道札幌市北区北8条西5丁目 Kita 8-jyo Nishi 5-chome, Kita-ku, Sapporo-shi, Hokkaido 0600808, JP
国立大学法人横浜国立大学 NATIONAL UNIVERSITY CORPORATION YOKOHAMA NATIONAL UNIVERSITY [JP/JP]; 神奈川県横浜市保土ケ谷区常盤台79番1号 79-1, Tokiwadai, Hodogaya-ku, Yokohama-shi, Kanagawa 2408501, JP
国立大学法人九州大学 KYUSHU UNIVERSITY, NATIONAL UNIVERSITY CORPORATION [JP/JP]; 福岡県福岡市東区箱崎六丁目10番1号 6-10-1, Hakozaki, Higashi-ku, Fukuoka-shi, Fukuoka 8128581, JP
国立研究開発法人情報通信研究機構 NATIONAL INSTITUTE OF INFORMATION AND COMMUNICATIONS TECHNOLOGY [JP/JP]; 東京都小金井市貫井北町4-2-1 4-2-1, Nukui-kitamachi, Koganei-shi, Tokyo 1848795, JP
Inventeurs :
法元 盛久 HOGA Morihisa; JP
有塚 祐樹 ARITSUKA Yuki; JP
大八木 康之 OYAGI Yasuyuki; JP
葛西 誠也 KASAI Seiya; JP
松本 勉 MATSUMOTO Tsutomu; JP
成瀬 誠 NARUSE Makoto; JP
竪 直也 TATE Naoya; JP
Mandataire :
太田 昌孝 OTA Masataka; JP
Données relatives à la priorité :
2016-23474502.12.2016JP
Titre (EN) SEMICONDUCTOR CHIP FOR INDIVIDUAL AUTHENTICATION, INDIVIDUAL AUTHENTICATION MEDIUM, AND INDIVIDUAL AUTHENTICATION METHOD
(FR) PUCE SEMICONDUCTRICE POUR AUTHENTIFICATION INDIVIDUELLE, SUPPORT D'AUTHENTIFICATION INDIVIDUEL ET PROCÉDÉ D'AUTHENTIFICATION INDIVIDUELLE
(JA) 個体認証用半導体チップ、個体認証媒体及び個体認証方法
Abrégé :
(EN) A semiconductor chip for individual authentication 10 having unique information of an individual, for which the individual can be authenticated using a small individual-authentication device, comprises: a semiconductor substrate 11 that has a first surface 11a and a second surface 11b that faces in opposition thereto; a drain region 15D and a source region 15S formed on the side of the semiconductor substrate 11 near the first surface 11a; an individual-authentication structure 12 having a fine recess/projection structure 121 unique to the individual, said structure 12 being formed between the drain region 15D and the source region 15S; an insulation film 13 provided on the individual-authentication structure 12; a plurality of elongated gate electrodes 14G provided on the insulation film 13 and aligned roughly in parallel to each other; and a drain electrode 16D and a source electrode 16S positioned, respectively, in the vicinity of both ends of the plurality of long-shaped gate electrodes 14G, and connected respectively to the drain region 15D and the source region 15S.
(FR) L'invention concerne une puce semiconductrice pour une authentification individuelle 10 ayant des informations uniques d'un individu, pour laquelle l'individu peut être authentifié à l'aide d'un petit dispositif d'authentification individuelle, comprenant : un substrat semiconducteur 11 qui a une première surface 11a et une seconde surface 11b qui fait face en opposition à celle-ci; une région de drain 15D et une région de source 15S formées sur le côté du substrat semiconducteur 11 à proximité de la première surface 11a; une structure d'authentification individuelle 12 ayant une structure d'évidement/projection fine 121 unique à l'individu, ladite structure 12 étant formée entre la région de drain 15D et la région de source 15S; un film d'isolation 13 disposé sur la structure d'authentification individuelle 12; une pluralité d'électrodes de grille allongées 14G disposées sur le film isolant 13 et alignées grossièrement en parallèle l'une par rapport à l'autre; et une électrode de drain 16D et une électrode de source 16S positionnées, respectivement, au voisinage des deux extrémités de la pluralité d'électrodes de grille de forme allongée 14G, et connectées respectivement à la région de drain 15D et à la région de source 15S.
(JA) 小型の個体認証装置を用いて個体認証が可能な、個体の固有情報を有する個体認証用半導体チップ10は、第1面11a及びそれに対向する第2面11bを有する半導体基板11と、半導体基板11の第1面11a側に形成されてなるドレイン領域15D及びソース領域15Sと、ドレイン領域15D及びソース領域15Sの間に形成されてなる、個体に固有の微細凹凸構造121を有する個体認証構造体12と、個体認証構造体12上に設けられてなる絶縁膜13と、絶縁膜13上に設けられてなり、互いに略平行に並列する複数の長尺状のゲート電極14Gと、複数の長尺状のゲート電極14Gの両端近傍のそれぞれに位置し、ドレイン領域15D及びソース領域15Sのそれぞれに接続されてなるドレイン電極16D及びソース電極16Sとを備える。
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)