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1. (WO2018101467) CONVERTISSEUR SECONDAIRE DELTA-SIGMA ET DISPOSITIF DE TRANSMISSION
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N° de publication : WO/2018/101467 N° de la demande internationale : PCT/JP2017/043337
Date de publication : 07.06.2018 Date de dépôt international : 01.12.2017
CIB :
H03M 7/34 (2006.01)
Déposants : NEC CORPORATION[JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP
Inventeurs : TANIO, Masaaki; JP
Mandataire : KATO, Asamichi; JP
Données relatives à la priorité :
2016-23499102.12.2016JP
Titre (EN) SECONDARY DELTA-SIGMA CONVERTER AND TRANSMISSION DEVICE
(FR) CONVERTISSEUR SECONDAIRE DELTA-SIGMA ET DISPOSITIF DE TRANSMISSION
(JA) 2次デルタシグマ変調器と送信装置
Abrégé : front page image
(EN) The present invention provides a secondary ΔΣ converter in which a decrease in operation speed is avoided. The secondary ΔΣ converter is provided with a plurality of integrators and a parallel higher-order bit processing unit. The parallel higher-order bit processing unit is provided with a plurality of addition/determination processing units. The addition/determination processing units receive first and second carry inputs and first and second state inputs, and output a quantized output and first and second state outputs. A first selector selects and outputs one from a plurality of sets of the first and second state outputs from the addition/determination processing unit. A second selector selects one from a plurality of quantized outputs from the addition/determination processing unit. The output from the first selector provides a selection control signal for the first and second selectors.
(FR) La présente invention concerne un convertisseur secondaire ΔΣ dans lequel une diminution de la vitesse de fonctionnement est évitée. Le convertisseur secondaire ΔΣ est pourvu d'une pluralité d'intégrateurs et d'une unité de traitement de bits d'ordre supérieur parallèle. L'unité de traitement de bits d'ordre supérieur parallèle comprend une pluralité d'unités de traitement d'addition/détermination. Les unités de traitement d'addition/détermination reçoivent des première et seconde entrées de retenue et des première et seconde entrées d'état, et fournissent une sortie quantifiée ainsi que des première et seconde sorties d'état. Un premier sélecteur sélectionne et fournit un ensemble parmi une pluralité d'ensembles des première et seconde sorties d'état par l'unité de traitement d'addition/détermination. Un second sélecteur sélectionne une sortie parmi une pluralité de sorties quantifiées par l'unité de traitement d'addition/détermination. La sortie du premier sélecteur fournit un signal de commande de sélection pour les premier et second sélecteurs.
(JA) 本発明は、動作速度の低下を回避可能とする2次ΔΣ変調器を提供する。2次ΔΣ変調器は、複数の積分器と並列上位ビット処理部を備え、並列上位ビット処理部は、複数の加算・判定処理部を備える。加算・判定処理部は、第一、第二の繰り上がり入力と第一、第二の状態入力を入力とし量子化出力と第一、第二の状態出力を出力する。第一のセレクタは、複数の加算・判定処理部の第一、第二の状態出力の組から1つを選択して出力し、第二のセレクタは複数の加算・判定処理部の量子化出力の中から1つ選択する。第一のセレクタの出力を第一、第二のセレクタの選択制御信号とする。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)