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1. (WO2018098647) STRUCTURE ET PROCÉDÉ DE CONDITIONNEMENT EMPILÉ MULTIPUCE À CIRCUITS INTÉGRÉS
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N° de publication : WO/2018/098647 N° de la demande internationale : PCT/CN2016/107831
Date de publication : 07.06.2018 Date de dépôt international : 30.11.2016
CIB :
H01L 21/50 (2006.01)
Déposants : SHENZHEN XIUYUAN ELECTRONIC TECHNOLOGY CO., LTD[CN/CN]; Room 601, Building 2, Zhongjian Industrial Building, No.18 Yanshan Road, Shekou Street, Nanshan District Shenzhen, Guangdong 518067, CN
Inventeurs : HU, Chuan; US
LIU, Junjun; US
GUO, Yuejin; US
PRACK, Edward Rudolph; US
Mandataire : GUANGZHOU PANYU RONDA PATENT AGENCY; Room B, Floor 14, JinAn Building, No. 300, Dong Feng Zhong Road, Yuexiu District Guangzhou, Guangdong 510030, CN
Données relatives à la priorité :
Titre (EN) INTEGRATED CIRCUIT MULTICHIP STACKED PACKAGING STRUCTURE AND METHOD
(FR) STRUCTURE ET PROCÉDÉ DE CONDITIONNEMENT EMPILÉ MULTIPUCE À CIRCUITS INTÉGRÉS
(ZH) 集成电路多芯片层叠封装结构以及方法
Abrégé : front page image
(EN) The present invention relates to an integrated circuit multichip stacked packaging structure and method. The integrated circuit multichip stacked packaging structure comprises: a first pin is provided at the bottom surface of a first chip; a second pin is provided at the top surface of a second chip; a circuit layer is provided at the top surface of a substrate, and/or a circuit layer is provided at the bottom surface of the substrate, and/or a circuit layer is provided within the substrate; the first chip is provided at the top surface of the substrate; the second chip is provided at the top surface of the first chip; the first pin is electrically connected at least to one of the circuit layers: the circuit layer is provided with a circuit pin, the substrate is provided with a connecting through hole, the connecting through hole is docked with the circuit pin, a first opening of the connecting through hole is docked with the first pin, a second opening of the connecting through hole is an operating window, an electrically-conductive layer is provided within the connecting through hole, and the electrically-conductive layer electrically connects the first pin to the circuit pin; the second pin is electrically connected at least to one of the circuit layers: the second pin is electrically connected to the circuit layer via the electrically-conductive layer. The connections of the chips to the circuit layers are of high density and compact size.
(FR) La présente invention porte sur une structure et un procédé de conditionnement empilé multipuce à circuits intégrés. La structure de conditionnement empilé multipuce à circuits intégrés consiste : en ce qu'une première broche est disposée au niveau de la surface inférieure d'une première puce; en ce qu'une deuxième broche est disposée au niveau de la surface supérieure d'une deuxième puce; en ce qu'une couche de circuit est disposée au niveau de la surface supérieure d'un substrat, et/ou en ce qu'une couche de circuit est disposée au niveau de la surface inférieure du substrat, et/ou en ce qu'une couche de circuit est disposée dans le substrat; en ce que la première puce est disposée au niveau de la surface supérieure du substrat; en ce que la deuxième puce est disposée au niveau de la surface supérieure de la première puce; en ce que la première broche est électriquement connectée au moins à une des couches de circuit : la couche de circuit comporte une broche de circuit, le substrat comporte un trou traversant connecteur, le trou traversant connecteur étant retenu par la broche de circuit, une première ouverture du trou traversant connecteur étant retenue par la première broche, une deuxième ouverture du trou traversant connecteur étant une fenêtre opérationnelle, une couche électriquement conductrice étant disposée dans le trou traversant connecteur, et la couche électriquement conductrice connecte électriquement la première broche à la broche de circuit; en ce que la deuxième broche est électriquement connectée au moins à une des couches de circuit : la deuxième broche est électriquement connectée à la couche de circuit par le biais de la couche électriquement conductrice. Les connexions des puces aux couches de circuit sont à haute densité et de taille compacte.
(ZH) 本发明涉及提供一种集成电路多芯片层叠封装结构以及方法,其中,集成电路多芯片层叠封装结构包括:第一芯片的底面设有第一引脚;第二芯片的顶面设有第二引脚;基板的顶面设有电路层、或/和基板的底面设有电路层、或/和基板内设有电路层;第一芯片设于基板的顶面,第二芯片设于第一芯片的顶面;第一引脚至少与其中一个电路层电连接:电路层设有电路引脚,基板设有连接通孔,连接通孔与电路引脚对接,连接通孔的第一开口与第一引脚对接,连接通孔的第二开口为操作窗口,连接通孔内设有导电层,导电层将第一引脚和电路引脚电连接;第二引脚至少与其中一个电路层电连接:第二引脚与电路层通过导电引线电连接。芯片与电路层连接的密度高,体积小。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)