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1. (WO2018086214) TRANSISTOR À COUCHES MINCES ET SON PROCÉDÉ DE FABRICATION
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N° de publication : WO/2018/086214 N° de la demande internationale : PCT/CN2016/112541
Date de publication : 17.05.2018 Date de dépôt international : 28.12.2016
CIB :
H01L 27/12 (2006.01) ,H01L 29/786 (2006.01) ,H01L 21/336 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
12
le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
Déposants : SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD.[CN/CN]; TAN Yu No.9-2 Tangming Rd, Guangming New District Shenzhen, Guangdong 518132, CN
Inventeurs : ZHANG, Hejing; CN
GE, Shimin; CN
Mandataire : ESSEN PATENT&TRADEMARK AGENCY; Hailrun Complex Block A Room 1709-1711 No.6021 Shennan Blvd,Futian District ShenZhen, Guangdong 518040, CN
Données relatives à la priorité :
201610979889.108.11.2016CN
Titre (EN) METHOD FOR MANUFACTURING TOP-GATE THIN FILM TRANSISTOR, AND TOP-GATE THIN FILM TRANSISTOR
(FR) TRANSISTOR À COUCHES MINCES ET SON PROCÉDÉ DE FABRICATION
(ZH) 顶栅薄膜晶体管的制作方法及顶栅薄膜晶体管
Abrégé :
(EN) Provided are a method for manufacturing a top-gate thin film transistor, and a top-gate thin film transistor. The method comprises the steps of: providing a glass substrate (40); forming an oxide semiconductor layer (42) on the glass substrate (40), the oxide semiconductor layer (42) comprising a source region (421), a drain region (422), and a channel region (423); forming a gate insulating layer (43) at a position corresponding to the channel region (423) on the oxide semiconductor layer (42); forming a gate (44) on the gate insulating layer (43); depositing an interlayer dielectric (45) on the surfaces of the gate (44), the oxide semiconductor layer (42), and the glass substrate (40) by means of chemical vapor deposition, so as to make the surfaces of the source region (421) and the drain region (422) conductive; and forming a source and a drain (46, 47)electrically connected to the source region (421) and the drain region (422) of the oxide semiconductor layer (42), respectively. Therefore, the oxide semiconductor layer can become conductive during the deposition of the interlayer dielectric, and higher mobility and on-state current can be ensured.
(FR) L'invention porte sur un transistor à couches minces à grille supérieure et sur son procédé de fabrication. Le procédé comprend les étapes consistant : à fournir un substrat de verre (40); à former une couche semi-conductrice d'oxyde (42) sur le substrat de verre (40), la couche semi-conductrice d'oxyde (42) comprenant une région source (421), une région drain (422), et une région canal (423); à former une couche d'isolation de grille (43) à un emplacement correspondant à la région canal (423) sur la couche semi-conductrice d'oxyde (42); à former une grille (44) sur la couche d'isolation de grille (43); à déposer un diélectrique intercouche (45) sur les surfaces de la grille (44), de la couche semi-conductrice d'oxyde (42) et du substrat de verre (40) à l'aide d'un dépôt chimique en phase vapeur, de manière à rendre les surfaces de la région source (421) et de la région drain (422) conductrices; et à former une source et un drain (46, 47) électriquement connectés à la région source (421) et à la région drain (422) de la couche semi-conductrice d'oxyde (42), respectivement. Par conséquent, la couche semi-conductrice d'oxyde peut devenir conductrice au cours du dépôt du diélectrique intercouche, et une mobilité supérieure et un courant à l'état passant peuvent être garantis.
(ZH) 提供一种顶栅薄膜晶体管的制作方法及顶栅薄膜晶体管,该方法包括步骤:提供玻璃基板(40);在玻璃基板(40)上形成氧化物半导体层(42),氧化物半导体层(42)包括源区(421)、漏区(422)和沟道区(423);在氧化物半导体层(42)上沟道区(423)对应的位置形成栅极绝缘层(43);在栅极绝缘层(43)上形成栅极(44);在栅极(44)表面、氧化物半导体层(42)表面及玻璃基板(40)表面采用化学气相沉积法沉积层间介质(45),使源区(421)及漏区(422)表面导体化;形成源漏极(46,47),该源漏极(46,47)分别与氧化物半导体层(42)的源区(421)和漏区(422)电连接。如此能够在沉积层间介质时导体化氧化物半导体层,保证较高的迁移率及开态电流。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)