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1. (WO2018083931) PROCÉDÉ DE POLISSAGE DOUBLE FACE POUR TRANCHE DE SEMI-CONDUCTEUR
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N° de publication : WO/2018/083931 N° de la demande internationale : PCT/JP2017/036008
Date de publication : 11.05.2018 Date de dépôt international : 03.10.2017
CIB :
H01L 21/304 (2006.01) ,B24B 37/08 (2012.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30
Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
302
pour changer leurs caractéristiques physiques de surface ou leur forme, p.ex. gravure, polissage, découpage
304
Traitement mécanique, p.ex. meulage, polissage, coupe
B TECHNIQUES INDUSTRIELLES; TRANSPORTS
24
MEULAGE; POLISSAGE
B
MACHINES, DISPOSITIFS OU PROCÉDÉS POUR MEULER OU POUR POLIR; DRESSAGE OU REMISE EN ÉTAT DES SURFACES ABRASIVES; ALIMENTATION DES MACHINES EN MATÉRIAUX DE MEULAGE, DE POLISSAGE OU DE RODAGE
37
Machines ou dispositifs de rodage; Accessoires
04
conçus pour travailler les surfaces planes
07
caractérisés par le déplacement de la pièce ou de l'outil de rodage
08
pour un rodage double face
Déposants :
株式会社SUMCO SUMCO CORPORATION [JP/JP]; 東京都港区芝浦一丁目2番1号 2-1, Shibaura 1-chome, Minato-ku Tokyo 1058634, JP
Inventeurs :
久保田 真美 KUBOTA Mami; JP
福原 史也 FUKUHARA Fumiya; JP
三浦 友紀 MIURA Tomonori; JP
Mandataire :
杉村 憲司 SUGIMURA Kenji; JP
Données relatives à la priorité :
2016-21556102.11.2016JP
Titre (EN) DOUBLE SIDE POLISHING METHOD FOR SEMICONDUCTOR WAFER
(FR) PROCÉDÉ DE POLISSAGE DOUBLE FACE POUR TRANCHE DE SEMI-CONDUCTEUR
(JA) 半導体ウェーハの両面研磨方法
Abrégé :
(EN) The present invention provides a double side polishing method for semiconductor wafers, said method making it possible to suppress variance in polishing quality by corresponding to a polishing environmental change that occurred when performing polishing. This double side polishing method for semiconductor wafers includes: a step for previously obtaining a determination function for determining the polishing trend of double side polishing; a first step for starting, under initial polishing conditions, the double side polishing of a semiconductor wafer; a second step for calculating, using device log data in a predetermined period of the first step, the value of the determination function, while performing the double side polishing of the semiconductor wafer under the initial polishing conditions, and setting, on the basis of the value of the determination function, adjusted polishing conditions to the double side polishing device, said adjusted polishing conditions having been obtained by adjusting the initial polishing conditions; and a third step for performing the double side polishing of the semiconductor wafer under the adjusted polishing conditions.
(FR) La présente invention concerne un procédé de polissage double face pour des tranches de semi-conducteur, ledit procédé permettant de supprimer la variance de la qualité de polissage en correspondant à un changement environnemental de polissage qui s'est produit lors de la réalisation d'un polissage. Ce procédé de polissage double face pour des tranches de semi-conducteur comprend : une étape consistant à obtenir au préalable une fonction de détermination pour déterminer la tendance de polissage du polissage double face ; une première étape consistant à démarrer, dans des conditions de polissage initiales, le polissage double face d'une tranche de semi-conducteur ; une seconde étape consistant à calculer, à l'aide de données de journal de dispositif dans une période prédéterminée de la première étape, la valeur de la fonction de détermination, tout en effectuant le polissage double face de la tranche de semi-conducteur dans les conditions de polissage initiales, et à régler, sur la base de la valeur de la fonction de détermination, des conditions de polissage ajustées au dispositif de polissage double face, lesdites conditions de polissage ajustées ayant été obtenues par ajustement des conditions de polissage initiales ; et une troisième étape consistant à effectuer le polissage double face de la tranche de semi-conducteur dans les conditions de polissage ajustées.
(JA) 研磨中の研磨環境変化に対応することにより、研磨品質のばらつきを抑制することのできる半導体ウェーハの両面研磨方法を提供する。 本発明による半導体ウェーハの両面研磨方法は、両面研磨の研磨傾向を判定する判定関数を予め求める工程と、初期研磨条件により、前記半導体ウェーハの両面研磨を開始する第1工程と、前記初期研磨条件により前記半導体ウェーハの両面研磨を行いつつ、前記第1工程の所定期間における装置ログデータを用いて前記判定関数の値を計算し、該判定関数の値に基づき、前記初期研磨条件を調整した調整研磨条件を前記両面研磨装置に設定する第2工程と、前記調整研磨条件により、前記半導体ウェーハの両面研磨を行う第3工程と、を含む。
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)