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1. (WO2018081667) OUTIL DE TRAITEMENT DE VÉRIFICATION DES RÈGLES DE DESSINS (DRC) POUR DES CONCEPTIONS DE DISPOSITION DE CIRCUIT INTÉGRÉ DE STADE PRÉCOCE
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N° de publication : WO/2018/081667 N° de la demande internationale : PCT/US2017/058913
Date de publication : 03.05.2018 Date de dépôt international : 28.10.2017
CIB :
G06F 17/50 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
17
Equipement ou méthodes de traitement de données ou de calcul numérique, spécialement adaptés à des fonctions spécifiques
50
Conception assistée par ordinateur
Déposants :
SYNOPSYS, INC. [US/US]; 690 East Middlefield Road Mountain View, California 94043, US
Inventeurs :
STUDDERS, John R.; US
Mandataire :
BEVER, Patrick T.; BEVER, HOFFMAN & HARMS, LLP 39500 Stevenson Place Suite 209 Fremont, California 94539, US
Données relatives à la priorité :
15/795,63327.10.2017US
62/415,40431.10.2016US
Titre (EN) DRC PROCESSING TOOL FOR EARLY STAGE IC LAYOUT DESIGNS
(FR) OUTIL DE TRAITEMENT DE VÉRIFICATION DES RÈGLES DE DESSINS (DRC) POUR DES CONCEPTIONS DE DISPOSITION DE CIRCUIT INTÉGRÉ DE STADE PRÉCOCE
Abrégé :
(EN) A DRC tool optimized for analyzing early-stage ("dirty") IC layout designs by performing one or more of (a) automatically selectively focusing DRC processing to selected regions (i.e., layers and/or cells) of a dirty IC layout design that are most likely to provide useful error information to a user, (b) automatically selectively ordering and/or limiting rule checks performed during DRC processing to provide the user with a manageable amount of error data in a predetermined reasonable amount of time, and (c) automatically providing error data in a graphical manner using a contrasting dot to indicate the location of each rule violation, whereby relevant problem areas of the dirty IC layout design are easily identified for correction by a human user, and non-relevant areas (e.g., missing block regions) can be efficiently identified and ignored, thereby facilitating efficient modification of the IC layout design.
(FR) La présente invention concerne un outil de vérification des règles de dessin (DRC pour Design Rule Checking) optimisé destiné à analyser des conceptions de disposition de circuit intégré (IC pour Integrated Circuit) de stade précoce (« sale ») en réalisant une ou plusieurs étapes suivantes consistant : (a) à mettre automatiquement au point et de façon sélective un traitement de vérification DRC sur des régions sélectionnées (à savoir, des couches et/ou des cellules) d'une conception de disposition de circuit intégré sale qui sont les plus susceptibles de fournir des informations d'erreur utiles à un utilisateur; (b) à ordonner et/ou à limiter automatiquement de façon sélective des vérifications de règle effectuées pendant un traitement de vérification DRC pour fournir à l'utilisateur une quantité gérable de données d'erreur pendant une période de temps raisonnable prédéterminée; et (c) à fournir automatiquement des données d'erreur de manière graphique à l'aide d'un point de contraste pour indiquer l'emplacement de chaque violation de règle, moyennant quoi des zones de problème appropriées de la conception de disposition de circuit intégré sale sont facilement identifiées pour permettre une correction par un utilisateur humain, et des zones non appropriées (par exemple, des régions de bloc manquantes) peuvent être identifiées et ignorées de manière efficace, ce qui facilite une modification efficace de la conception de disposition de circuit intégré.
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Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)