WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2018080725) FOURNITURE DE GESTION EFFICACE DE DÉFAILLANCES DE RÉSEAU DE MÉMOIRE DANS DES SYSTÈMES BASÉS SUR UN PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication :    WO/2018/080725    N° de la demande internationale :    PCT/US2017/054285
Date de publication : 03.05.2018 Date de dépôt international : 29.09.2017
CIB :
G11C 29/44 (2006.01), G11C 29/00 (2006.01), G06F 11/07 (2006.01), G11C 29/04 (2006.01), G11C 29/12 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventeurs : SPEIER, Thomas, Philip; (US).
PATEL, Viren, Ramesh; (US).
PHAN, Michael; (US).
GARG, Manish; (US).
MAGILL, Kevin; (US).
STEINMETZ, Paul; (US).
MUMFORD, Clint; (US).
SAXENA, Kshitiz; (US)
Mandataire : TERRANOVA, Steven, N.; (US)
Données relatives à la priorité :
62/415,072 31.10.2016 US
15/642,451 06.07.2017 US
Titre (EN) PROVIDING EFFICIENT HANDLING OF MEMORY ARRAY FAILURES IN PROCESSOR-BASED SYSTEMS
(FR) FOURNITURE DE GESTION EFFICACE DE DÉFAILLANCES DE RÉSEAU DE MÉMOIRE DANS DES SYSTÈMES BASÉS SUR UN PROCESSEUR
Abrégé : front page image
(EN)Providing efficient handling of memory array failures in processor-based systems is disclosed. In this regard, in one aspect, a memory controller of a processor-based device is configured to detect a defect within a memory element of a plurality of memory elements of a memory array. In response, a disable register of one or more disable registers is set to correspond to the memory element to indicate that the memory element is disabled. The memory controller receives a memory access request to a memory address corresponding to the memory element, and determines, based on one or more disable registers, whether the memory element is disabled. If so, the memory controller disallows the memory access request. Some aspects may provide that the memory controller, in response to detecting the defect, provides a failure indication to an executing process, and subsequently receives, from the executing process, a request to set the disable register.
(FR)L'invention concerne une gestion efficace de défaillances de réseau de mémoire dans des systèmes basés sur un processeur. À cet égard, selon un aspect, un dispositif de commande de mémoire d'un dispositif basé sur un processeur est configuré pour détecter un défaut dans un élément de mémoire d'une pluralité d'éléments de mémoire d'un réseau de mémoire. En réponse, un registre de désactivation d'un ou de plusieurs registres de désactivation est défini pour correspondre à l'élément de mémoire afin d'indiquer que l'élément de mémoire est désactivé. Le dispositif de commande de mémoire reçoit une demande d'accès à la mémoire à une adresse de mémoire correspondant à l'élément de mémoire, et détermine, sur la base d'un ou plusieurs registres de désactivation, si l'élément de mémoire est désactivé. Si tel est le cas, le dispositif de commande de mémoire refuse la demande d'accès à la mémoire. Certains aspects peuvent prévoir que le dispositif de commande de mémoire, en réponse à la détection du défaut, fournit une indication de défaillance à un processus d'exécution, et reçoit ensuite, du processus d'exécution, une demande pour établir le registre de désactivation.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)