WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2018078451) TRAJET DE SYNTHÈSE POUR TRANSFORMER DES PROGRAMMES SIMULTANÉS EN MATÉRIEL DÉPLOYABLE SUR DES INFRASTRUCTURES EN NUAGE À BASE DE FPGA
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2018/078451 N° de la demande internationale : PCT/IB2017/001485
Date de publication : 03.05.2018 Date de dépôt international : 01.11.2017
CIB :
G06F 11/36 (2006.01) ,G06F 17/50 (2006.01)
Déposants : RECONFIGURE.IO LIMITED[GB/GB]; 17 Victoria Road Bamford S33 0BS, GB
Inventeurs : MAMAGHANI, Mahdi, Jelodari; GB
TAYLOR, Robert, James; GB
Mandataire : KILBURN & STRODE LLP; Lacon London 84 Theobalds Road London WC1X 8NL, GB
Données relatives à la priorité :
62/412,37625.10.2016US
Titre (EN) SYNTHESIS PATH FOR TRANSFORMING CONCURRENT PROGRAMS INTO HARDWARE DEPLOYABLE ON FPGA-BASED CLOUD INFRASTRUCTURES
(FR) TRAJET DE SYNTHÈSE POUR TRANSFORMER DES PROGRAMMES SIMULTANÉS EN MATÉRIEL DÉPLOYABLE SUR DES INFRASTRUCTURES EN NUAGE À BASE DE FPGA
Abrégé : front page image
(EN) Exploiting FPGAs for acceleration may be performed by transforming concurrent programs. One example mode of operation may provide one or more of creating synchronous hardware accelerators from concurrent asynchronous programs at software level, by obtaining input as software instructions describing concurrent behavior via a model of communicating sequential processes (CSP) of message exchange between concurrent processes performed via channels, mapping, on a computing device, each of the concurrent processes to synchronous dataflow primitives, comprising at least one of join, fork, merge, steer, variable, and arbiter, producing a clocked digital logic description for upload to one or more field programmable gate array (FPGA) devices, performing primitive remapping of the output design for throughput, clock rate and resource usage via retiming, and creating an annotated graph of the input software description for debugging of concurrent code for the field FPGA devices.
(FR) Dans la présente invention, il est possible d'exploiter des FPGA à des fins d'accélération en transformant des programmes simultanés. Un mode de fonctionnement donné à titre d'exemple peut consister à créer des accélérateurs matériels synchrones à partir de programmes asynchrones simultanés à un niveau logiciel, en obtenant une entrée sous forme d'instructions logicielles décrivant un comportement simultané par l'intermédiaire d'un modèle de processus séquentiels de communication (CSP) d'échange de messages entre des processus simultanés exécutés par l'intermédiaire de canaux, et/ou à mapper, sur un dispositif informatique, chacun des processus simultanés sur des primitives de flux de données synchrones, comprenant au moins une des fonctions de type rejoindre, autocloner, fusionner, diriger, variable et/ou Arbitre, et/ou à produire une description de logique numérique cadencée pour le téléversement vers un ou plusieurs dispositifs de réseau prédiffusé programmable par l'utilisateur (FPGA), et/ou à réaliser un remappage primitif de la conception de sortie pour le débit, le taux d'horloge et l'utilisation des ressources par l'intermédiaire d'un réajustement, et/ou à créer un graphe annoté de la description de logiciel d'entrée pour le débogage d'un code concurrent pour les dispositifs FPGA de terrain.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)