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1. (WO2018076978) SYSTÈME D'ACCÈS À DES DONNÉES, PROCÉDÉ D'ÉCRITURE DE DONNÉES ET PROCÉDÉ DE LECTURE DE DONNÉES
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication :    WO/2018/076978    N° de la demande internationale :    PCT/CN2017/103055
Date de publication : 03.05.2018 Date de dépôt international : 23.09.2017
CIB :
G11C 16/10 (2006.01)
Déposants : HUAWEI TECHNOLOGIES CO., LTD. [CN/CN]; Huawei Administration Building, Bantian, Longgang District Shenzhen, Guangdong 518129 (CN)
Inventeurs : LI, Wei; (CN).
GU, Xiongli; (CN).
DONG, Xiaowen; (CN)
Données relatives à la priorité :
201610958714.2 27.10.2016 CN
Titre (EN) DATA ACCESS SYSTEM, DATA WRITING METHOD AND DATA READING METHOD
(FR) SYSTÈME D'ACCÈS À DES DONNÉES, PROCÉDÉ D'ÉCRITURE DE DONNÉES ET PROCÉDÉ DE LECTURE DE DONNÉES
(ZH) 一种数据访问系统、数据写入方法及数据读取方法
Abrégé : front page image
(EN)Disclosed are a data access system, a data writing method and a data reading method, which belong to the field of communications. The data access system comprises a system clock generation circuit, a frequency multiplication clock generation circuit, a processor Core and a Cache, wherein the Core and the Cache are connected by using a network interface; the data transmission bit width of the network interface is m1 bit; the Cache contains at least one random memory module having x ports; the random memory module comprises a plurality of storage lines with a bit width being m2 bit; and x*n storage lines therein form one Cache line of the Cache, with x*n*m2 = m1. In the embodiments of the present invention, a time division multiplexing mode is used so that a single random memory module achieves the writing of first Cache line data or the reading of second Cache line data in n frequency multiplication clock periods, and a plurality of random memory modules which are spatially parallel are converted into a single random memory module which is parallel in time, thereby achieving the effect of improving the resource utilization rate of the random memory module.
(FR)L'invention concerne un système d'accès à des données, un procédé d'écriture de données et un procédé de lecture de données, qui appartiennent au domaine des communications. Le système d'accès à des données comprend un circuit de génération d'horloge système, un circuit de génération d'horloge à multiplication de fréquence, un cœur de processeur et une mémoire cache, le cœur et la mémoire cache étant reliés au moyen d'une interface réseau ; la largeur de bit de transmission de données de l'interface réseau est de m1 bit ; la mémoire cache contient au moins un module de mémoire aléatoire ayant x ports ; le module de mémoire aléatoire comprend une pluralité de lignes de stockage ayant une largeur de bit qui est m2 bit ; et x * n lignes de stockage dans celle-ci forment une ligne de mémoire cache de la mémoire cache, où x * n * m2 = m1. Selon certains modes de réalisation de la présente invention, un mode de multiplexage par répartition temporelle est utilisé de sorte qu'un seul module de mémoire aléatoire réalise l'écriture de premières données de ligne de mémoire cache ou la lecture de secondes données de ligne de mémoire cache dans n périodes d'horloge de multiplication de fréquence, et une pluralité de modules de mémoire aléatoires qui sont spatialement parallèles sont convertis en un seul module de mémoire aléatoire qui est parallèle dans le temps, ce qui permet d'améliorer le taux d'utilisation des ressources du module de mémoire aléatoire.
(ZH)本发明公开了一种数据访问系统、数据写入方法及数据读取方法,属于通信领域。所述数据访问系统包括:系统时钟生成电路、倍频时钟生成电路、处理器核Core和缓存Cache;Core和Cache采用网络接口相连,网络接口的数据传输位宽为m1比特,Cache包含至少一个具有x个端口的随机存储器模块,随机存储器模块包括多个位宽为m2比特的存储行,其中的x*n个存储行组成Cache的一个Cache行,其中x*n*m2=m1。本发明实施例采用时分复用的方式使得单个随机存储器模块在n个倍频时钟周期中实现了第一Cache行数据的写入或者第二Cache行数据的读取,将多个随机存储器模块在空间上的并行转化为单个随机存储器模块在时间上的并行,从而达到提高随机存储器模块的资源利用率的效果。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)