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1. (WO2018071121) AMÉLIORATION D'EFFICACITÉ DE LATENCE ET DE LARGEUR DE BANDE POUR UNE LECTURE-MODIFICATION-ÉCRITURE LORS D'UNE REQUÊTE D'OPÉRATION DE LECTURE DESTINÉE À UNE LIGNE DE CACHE D'ÉCRITURE UNIQUEMENT PARTIELLEMENT MODIFIÉE
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N° de publication : WO/2018/071121 N° de la demande internationale : PCT/US2017/051034
Date de publication : 19.04.2018 Date de dépôt international : 12.09.2017
CIB :
G06F 12/0811 (2016.01)
[IPC code unknown for G06F 12/0811]
Déposants :
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventeurs :
DASGUPTA, Subhajit; IN
APPU, Abhishek; US
SURTI, Prasoonkumar; US
Mandataire :
AGHEVLI, Ramin; US
Données relatives à la priorité :
15/293,24613.10.2016US
Titre (EN) LATENCY AND BANDWIDTH EFFICIENCY IMPROVEMENT FOR READ MODIFY WRITE WHEN A READ OPERATION IS REQUESTED TO A PARTIALLY MODIFIED WRITE ONLY CACHELINE
(FR) AMÉLIORATION D'EFFICACITÉ DE LATENCE ET DE LARGEUR DE BANDE POUR UNE LECTURE-MODIFICATION-ÉCRITURE LORS D'UNE REQUÊTE D'OPÉRATION DE LECTURE DESTINÉE À UNE LIGNE DE CACHE D'ÉCRITURE UNIQUEMENT PARTIELLEMENT MODIFIÉE
Abrégé :
(EN) Methods and apparatus relating to techniques to improve/optimize latency and bandwidth efficiency for read modify write operations when a read operation is requested to a partially modified write only cacheline are described. In an embodiment, a first cache stores data from one or more cachelines of a second cache in response to a read hit write only operation (e.g., instead of sending the data to main memory). Write accumulate logic merges the stored data with one or more write operations. Other embodiments are also disclosed and claimed.
(FR) L'invention concerne des procédés et un appareil se rapportant à des techniques permettant d'améliorer/d'optimiser l'efficacité de latence et de bande passante pour des opérations de lecture-modification-écriture lorsqu'une opération de lecture est demandée pour une ligne d'écriture uniquement partiellement modifiée. Dans un mode de réalisation, une première mémoire cache mémorise des données provenant d'une ou de plusieurs lignes de cache d'une seconde mémoire cache en réponse à une opération d'écriture seule de réussite de lecture (par exemple, au lieu d'envoyer les données à la mémoire principale). Une logique d'accumulation d'écriture fusionne les données mémorisées avec une ou plusieurs opérations d'écriture. L'invention se rapporte également à d'autres modes de réalisation.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)