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1. (WO2018068061) CONTRÔLEUR DDR POUR RÉSEAUX DE CELLULES DE MÉMOIRE À THYRISTOR
Dernières données bibliographiques dont dispose le Bureau international    Formuler une observation

N° de publication : WO/2018/068061 N° de la demande internationale : PCT/US2017/056002
Date de publication : 12.04.2018 Date de dépôt international : 10.10.2017
CIB :
G11C 11/34 (2006.01) ,G11C 11/39 (2006.01) ,G11C 8/08 (2006.01) ,G11C 8/06 (2006.01)
Déposants : KILOPASS TECHNOLOGY, INC.[US/US]; 2895 Zanker Road San Jose, California 95134, US
Inventeurs : ONG, Adrian E.; US
BATEMAN, Bruce L.; US
CHENG, Charlie; US
Mandataire : CHAN, Melvin D.; US
AKA, Gary T.; US
Données relatives à la priorité :
62/405,81507.10.2016US
Titre (EN) DDR CONTROLLER FOR THYRISTOR MEMORY CELL ARRAYS
(FR) CONTRÔLEUR DDR POUR RÉSEAUX DE CELLULES DE MÉMOIRE À THYRISTOR
Abrégé : front page image
(EN) A vertical thyristor memory cell array with each of the thyristor memory cells connected to bit and word lines, the bit lines are connected to the inputs of multiplexers which are connected to sense amplifiers, is adaptable to LPDDR4 requirements. The lack of refresh operations for the vertical thyristor memory cell array is not apparent to a LPDDR4 memory controller so that a standard or an LPDDR4 memory controller which omits refresh operations and specifically adapted for a vertical thyristor memory can control the transfer of data to and from the plurality of vertical thyristor memory integrated circuits.
(FR) L'invention concerne un réseau de cellules de mémoire à thyristor vertical avec chacune des cellules de mémoire à thyristor reliées à des lignes de bits et de mots, les lignes de bits sont reliées aux entrées de multiplexeurs qui sont reliés à des amplificateurs de détection, convient aux exigences de LPDDR4. Le manque d'opérations de rafraîchissement pour le réseau de cellules de mémoire à thyristor vertical n'est pas apparent à un contrôleur de mémoire LPDDR4 de sorte qu'un contrôleur de mémoire standard ou LPDDR4 qui omet des opérations de rafraîchissement et spécifiquement adapté à une mémoire à thyristor vertical peut commander le transfert de données vers et depuis la pluralité de circuits intégrés de mémoire à thyristor vertical.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)